チップレット（Chiplet）とは、特定の機能（CPU・GPU・メモリコントローラー・I-O等）を担うように設計・製造した小型の半導体ダイです。1つの大型モノリシックチップではなく、機能別に分割した複数のチップレットをパッケージ内で接続して1つのプロセッサとして動作させます。各チップレットを最適な製造プロセスで作れるため、コスト・歩留まり・設計柔軟性で有利です。
ポイント
- チップレット＝機能別に分割した小型ダイ。最適なプロセスノードで個別製造して統合
- モノリシックSoCより歩留まり向上・コスト削減・設計再利用が可能
- AMD EPYC（Zen）はCCDとcIODに分割―TSMC 5nm+GLOBALFOUNDRIES 14nmを組み合わせ
- Intel Meteor LakeはCPUタイル・GPUタイル・SOCタイルを異なるプロセスで製造しEMIBで統合
- UCIe（Universal Chiplet Interconnect Express）でメーカー間の相互接続標準化が進行
チップレットとSoCの違い
SoC（System on Chip）はCPU・GPU・メモリ・I-Oなどを1枚のシリコンダイに統合する従来の設計です。チップレットはこれらを機能別に分割して別々のダイとして製造し、パッケージ内で接続します。SoCは全機能を同一プロセスで製造するため大型ダイになり歩留まりが低下しますが、チップレットは各機能を最適なプロセスで小型ダイとして製造できるため歩留まりが高くなります。
AMDのチップレット戦略（EPYC・Ryzen）
AMDはチップレットのパイオニアです。EPYC（Zen 3/4）ではCCD（コアチップレット）とcIOD（I-Oダイ）に分割。CCDはTSMC 5nmで製造し、cIODはGLOBALFOUNDRIES 14nmで製造します。プロセッサとして最もコスト効率の高いプロセスを機能別に使い分けることで、Intelのモノリシック設計に対してコストと性能で競争力を発揮しました。
UCIe：チップレット間接続の業界標準
UCIe（Universal Chiplet Interconnect Express）は2022年にIntel・ARM・TSMC・Samsungなど主要企業が策定したチップレット間標準インターフェース規格です。物理レイヤーとプロトコルを標準化することで、異なるメーカーのチップレットを相互接続可能にします。PCIeのようにチップレットエコシステムを開放することが目標で、将来的にはサードパーティのチップレットを組み合わせたカスタムプロセッサが一般化すると予想されます。
関連ページ
よくある質問
チップレットとは何ですか？
チップレットとSoCの違いは何ですか？
UCIeとは何ですか？
出典・参考資料
- UCIe Consortium「Universal Chiplet Interconnect Express」（2026/10/07 確認）
- Synopsys「What is UCIe?」（2026/10/10 確認）