モノリシック3D集積（M3D：Monolithic 3D Integration）とは、複数のトランジスタ層を同一基板上に順次形成することで、配線層間接続（Monolithic Inter-tier Via：MIV）のピッチを10nm以下まで微細化した超高密度の3次元チップ積層技術である。ハイブリッドボンディングを用いてダイを積層するW2W/D2W方式と比べ、インタフェースピッチが数桁小さいため、積層間帯域幅密度を飛躍的に向上させることができる。
M3Dの基本コンセプトは、シリコン基板上に通常のFEOL/BEOLを形成した後、その上に低温プロセス（400℃以下）で二層目以降のトランジスタ層を成長・パターニングする。下層デバイスの熱劣化を避けるため、二層目のアクティブ層形成はGeストランスファー・多結晶Si薄膜・2D材料（MoS₂等）などの低温手法が研究されている。
M3Dの応用として有力なのはSRAMとロジックの3次元統合である。従来の2DチップではSRAMが面積の40〜60%を占めているが、M3Dを用いてSRAMをロジックの真上に配置することで、チップ面積を大幅に削減しつつSRAMアクセスレイテンシを低減できる。CEA-LETIやIMECがM3D統合の先行研究をリードしている。
M3D技術の実用化における主要課題は、①低温成膜技術と高品質シリコン膜の両立、②MIV（Monolithic Inter-tier Via）の歩留まり向上と信頼性確保、③設計・シミュレーションツールの未整備（EDAエコシステムの確立）である。Synopsysと大学研究機関がM3D向けEDA設計フローの開発に取り組んでいる。
モノリシック3Dとチップレット3D（Like-TSMCのSoIC）の違いは接続ピッチにある。チップレット3Dは接続ピッチが9〜55μmであるのに対し、M3Dは100nm以下のMIVにより1000倍以上の接続密度を実現できる可能性がある。2030年代の先端ロジックチップにおいて、トランジスタのスケーリング限界を超えるための「次の次元」の技術として注目されている。
