HDL（Hardware Description Language：ハードウェア記述言語）は、デジタル回路の動作や構造をプログラムのようなテキストで記述するための言語です。代表的なものにVerilog HDL、VHDL、そして両者を発展させたSystemVerilogがあり、現代のLSI設計はこれらのHDLでRTL（レジスタ転送レベル）を記述するところから始まります。
HDLで書いた回路記述は、論理シミュレータで動作を検証し、論理合成ツールで実際のゲート回路（ネットリスト）へ変換されます。つまりHDLは、人間が回路の機能を記述し、EDAツールがそれを物理的な回路へ落とし込むための「設計の入力言語」として、フロー全体の起点に位置します。
Verilogはハードウェア記述にC言語的な簡潔さを持ち、VHDLは型に厳格で大規模・高信頼設計に向くとされ、SystemVerilogは設計に加えて検証（テストベンチ）機能を大幅に強化しています。用途や組織の文化により使い分けられます。
HDLはIPコア（再利用可能な設計資産）の記述・流通の基盤でもあり、Synopsys・Cadence・Siemens EDAのツール群で扱われます。rtlやlogic-synthesis、eda、ip-coreの各項とあわせて読むと、チップ設計フローにおけるHDLの役割が明確になります。
