RTL（Register Transfer Level：レジスタ転送レベル）は、デジタル回路の動作を「レジスタ間でのデータ転送と、その間に挿入される組み合わせ論理」として記述する抽象度のことです。Verilog HDLやVHDLといったハードウェア記述言語（HDL）を用いて、クロックごとにどのデータがどのレジスタへ移るかを表現します。
LSIの設計フローでは、仕様 → RTL記述 → 論理合成 → ゲートレベルネットリスト → 配置配線（P&R） → レイアウト、という流れの上流に位置します。RTLは回路の機能を決定づける最重要の入力であり、ここでの記述品質が面積・速度・消費電力・検証のしやすさを大きく左右します。
RTLは論理シミュレータで機能検証され、形式的検証（フォーマル検証）で仕様との等価性が確認されます。設計の早い段階でバグを潰すほど手戻りコストが下がるため、RTL段階での十分な検証が重視されます。
RTLはIPコア（再利用可能な設計資産）の流通単位でもあり、SynopsysやCadence、Siemens EDAといったEDAベンダのツール群で合成・検証されます。hdlやlogic-synthesis、eda、ip-coreの各項とあわせて読むと、チップ設計フロー全体の中でのRTLの役割が明確になります。
