論理合成（Logic Synthesis）は、HDL（Verilog/VHDL）で書かれたRTL記述を、スタンダードセルライブラリ（AND・OR・フリップフロップなどの基本回路の集まり）を用いた実際のゲートレベルネットリストへ自動変換する設計工程です。面積・タイミング・消費電力の制約を満たすよう最適化しながら回路を作り上げます。
処理は大きく、RTLを内部表現へ変換する「翻訳」、論理を最適化する「最適化」、ライブラリのセルへ割り当てる「マッピング（テクノロジマッピング）」の段階からなります。SDCなどで与えるタイミング制約に基づき、タイミング駆動で最適化されるのが現代の標準です。
論理合成は設計フローでRTLと配置配線（P&R）の間に位置し、合成後のネットリストに対してスタティックタイミング解析（STA）でタイミングを検証します。合成の品質が、その後のレイアウト難易度やチップの最終性能を大きく左右します。
代表的ツールにSynopsysのDesign Compiler、CadenceのGenusなどがあります。rtlやhdl、edaの項とあわせて理解すると、仕様からレイアウトへ至る設計自動化の流れの中で、論理合成が果たす中核的な役割が見えてきます。