テスト容易化設計（DFT：Design for Testability）とは、半導体チップの設計段階においてテスト効率を高めるための回路・構造をあらかじめ組み込む設計手法の総称である。製造後の不良検出率（Fault Coverage）を高めつつ、テスト時間とコストを削減することを目的とし、現代のSoC設計には不可欠な技術となっている。
DFTの代表的な技術として、スキャンチェーン（Scan Chain）、BIST（Built-In Self-Test）、バウンダリスキャン（JTAG/IEEE 1149.1）がある。スキャンチェーンはフリップフロップを直列に接続してシフトレジスタとして使用し、内部ノードを外部から制御・観測可能にする。BISTはチップ内部にテスト回路を内蔵し、外部ATEなしで自己診断を行う手法で、メモリBIST（MBIST）が特に広く普及している。
DFTツール市場はSynopsysとCadenceの2社が寡占しており、それぞれTestMAX（旧DFT Compiler）、Modus Test Solution を主力製品として展開している。先端ロジックチップでは設計面積の5〜15%がDFT回路として占有されることもあり、面積・電力・性能（PPA）とのトレードオフ管理がDFTエンジニアの重要な業務となっている。
IEEE 1687（IJTAG）規格はSoC内の複数IPのテスト構造を統合的に制御するフレームワークを提供し、チップレット時代のマルチダイテストに向けた標準化が進んでいる。また、IEEE P2654ではシステムレベルのテストアクセス管理が規定され、HBMスタックやパッケージ基板を含むシステムのテスト戦略に影響を与えている。
AI/MLチップにおけるDFTは特に複雑化している。数千億トランジスタを集積するチップでは、テストパターン生成（ATPG）に数週間を要することもあり、機械学習を活用したテストパターン最適化が研究されている。2nm以降の世代では、GAA構造特有の欠陥モデルへの対応や、チップレット間インタフェース（UCIe等）のテスト方法論の確立が急務となっている。