結論：3nmプロセスと5nmプロセスの違いは？
3nmと5nmプロセスの最大の違いは「トランジスタ密度と電力効率」です。3nmのトランジスタ密度は約170〜290MTr/mm²で、5nm比で同性能なら約25〜35%の消費電力削減を実現します。5nmは約100〜170MTr/mm²で、Apple A14/M1やSnapdragon 888に採用されました。3nmはApple A17 Pro（TSMC N3）やExynos 2400（Samsung 3GAE）で量産され、Samsungの3nmはGAA、TSMC N3EはFinFETと構造も分かれます。
比較表
3nmプロセス5nmプロセス
| 観点 | 3nmプロセス | 5nmプロセス |
|---|---|---|
| 代表的なトランジスタ密度 | 約170〜290MTr/mm²（実装により差あり） | 約100〜170MTr/mm² |
| 対5nm比の電力削減（目安） | 同性能で約25〜35%削減（実装依存） | 対7nmで約25〜30%削減 |
| 対前世代比の性能向上（目安） | 約10〜15%向上（クロック・IPC改善） | 約15〜20%向上 |
| トランジスタ構造 | FinFET（TSMC N3E等）またはGAA（Samsung 3nm） | FinFET（TSMC N5/N5P、Samsung 5LPE等） |
| EUV露光の使用 | EUVを多層・多工程で使用（High-NA EUV準備世代） | EUVを積極導入した世代（TSMCはN5から本格採用） |
| 主な採用製品例 | Apple A17 Pro・M3、Snapdragon 8 Gen 3など | Apple A14/M1、Snapdragon 888、Exynos 2100など |
| ウェハコスト傾向 | 5nmより高い（EUV工程増、歩留まり確保の難度） | 3nmより低い（成熟度が上がるほど下落） |
プロセス名称（nm）と実際の寸法の関係
「3nm」「5nm」というノード名は、実際のゲート長や最小配線ピッチと必ずしも一致しません。各社の命名はマーケティングと歴史的経緯に基づいており、TSMCのN3とSamsungの3nmは製造方法・性能特性が異なります。実際のゲート長は5nmノードで概ね10〜14nm程度、3nmノードで8〜12nm程度が典型的とされますが、ファウンドリにより差があります。
3nm世代で変わった製造プロセスのポイント
3nmではEUV露光の工程数がさらに増加し、特にコンタクトホールや一部の配線層にEUVの適用が拡大しています。また、TSMC N3世代ではFinFETを改良した「FinFlex」技術を採用し、回路設計の自由度を高めつつ密度を向上させています。SamsungのSF3はGAA（Gate-All-Around）構造を採用しており、構造そのものが5nm世代とは異なります。