結論：チップレット設計とモノリシック設計の違いは？
チップレットとモノリシックの最大の違いは「1枚のダイに集積するか複数の小ダイに分割するか」です。モノリシックは全機能を1ダイに集積するためインターコネクト遅延が最小で設計はシンプルですが、大面積になるほど欠陥確率が上がり歩留まりが低下します。チップレットは機能ごとに小ダイへ分割し先進パッケージで統合するため歩留まりが高く、I/Oだけレガシーノードにするコスト最適化も可能です。AMD EPYC・Intel Meteor Lake・Apple M1 Ultraが代表例です。
比較表
チップレット設計モノリシック設計
| 観点 | チップレット設計 | モノリシック設計 |
|---|---|---|
| 設計思想 | 機能単位で複数の小ダイに分割し、先進パッケージで統合 | 全機能を1枚のダイに集積する従来型設計 |
| 歩留まり | 小ダイは欠陥確率が低く歩留まりが高い（面積の二乗則） | 大面積ダイは欠陥確率が高く歩留まりが低下しやすい |
| 製造コスト | 最先端ノードを必要な機能のみに適用でき、I/OをレガシーノードにするなどコストMixが可能 | 全体を最先端ノードで製造する必要があり、面積大きいとコスト高 |
| 設計・検証コスト | インターコネクト規格（UCIe等）の設計・チップレット間検証が必要で複雑 | 1ダイ設計で検証範囲がシンプル |
| 電力・レイテンシ | チップレット間通信の帯域・電力・遅延が追加発生 | オンダイ通信は最速・最低電力 |
| 異種技術統合 | メモリ・アナログ・RF・フォトニクスを異なるプロセスノードで組み合わせ可能 | 同一プロセスで全機能を実現する必要があり異種統合困難 |
| 代表製品 | AMD EPYC Genoa・Intel Meteor Lake・Apple M1 Ultra・NVIDIA GB200 | Qualcomm Snapdragon（一部）・シンプルなマイコン・アナログIC |
| パッケージング技術 | 2.5D（CoWoS・EMIB）・3D（Foveros・SoIC）・UCIe対応が必要 | 標準フリップチップパッケージで対応可能 |
AMDとIntelがチップレット戦略を採用した背景
AMDはEPYC Rome（2019年）でCPUコア（7nm）とI/O（14nm）を分離したチップレット設計を採用し、製造コスト削減と性能向上を両立しました。大型ダイを小型の複数チップに分割することでシリコン歩留まりが飛躍的に改善されます。IntelはMeteor Lake（2023年）でCPU・GPU・SoC・I/Oタイルを異なるプロセスノードで製造しFoversosで3D積層する戦略を採用しました。
UCIe規格がチップレット普及を加速
2022年に策定されたUCIe（Universal Chiplet Interconnect Express）はIntel・TSMC・Samsung・ARM・QualcommなどがサポートするオープンなD2D（Die-to-Die）インターコネクト規格です。異なるベンダーのチップレット間を標準インターフェースで接続できるため、「チップレットのエコシステム」形成が進んでいます。AI加速器・HPC・次世代スマートフォンSoCへの採用が拡大する見通しです。