UCIe（Universal Chiplet Interconnect Express）とは、異なるメーカーや異なる製造プロセスで製造された複数のチップレット（ダイ）を単一パッケージ内で相互接続するためのオープンな業界標準インタフェース規格である。2022年にIntelを中心とする業界コンソーシアムによって発表され、チップレット設計のエコシステム標準化を通じてSoC設計の効率化とサプライチェーンの柔軟性向上を目指している。
UCIe規格はPCIe・CXLをベースにしたプロトコルレイヤーとφysical layerで構成される。パッケージング技術に応じた複数のバリアント（Standard Package、Advanced Package）があり、例えばAdvanced Packageでは2000 Gbps/mm以上のバンド幅密度と2pJ/bit以下のエネルギー効率を規定している。バンプピッチは25〜55μmに対応し、2.5D/3Dパッケージングとの親和性が高い。
UCIeの最大の意義は「チップレットのオープン化」にある。これまで各社独自のダイ間インタフェース（IntelのEMIB、TSMCのCoWoS等）では異社間接続が困難だったが、UCIeにより異なるファウンドリ・IPベンダーのチップレットを組み合わせた「ベストオブブリード」設計が可能になる。AMDのZen CPU、IntelのFoveros、ArmのChiplet設計戦略にも影響を与えている。
UCIeコンソーシアムにはIntel・TSMC・Samsung・ASE Group・Qualcomm・ARM・Meta・Microsoftなど50社以上が参加している（2024年時点）。UCIe 2.0仕様では光インタフェース（Optical I/O）対応も議論されており、データセンター内サーバーラック間の高速接続への拡張が視野に入る。
UCIeとCXL（Compute Express Link）の違いについて、CXLはCPU-メモリ・CPU-アクセラレータ間のシステムレベル接続プロトコルであるのに対し、UCIeはパッケージ内のダイ間物理・プロトコル接続規格を定義する。両者は補完関係にあり、UCIeによる物理接続上にCXLプロトコルを走らせる設計も可能である。SynopsysやCadenceはUCIe準拠のIPを提供している。