チップレット（Chiplet）は機能別に分割した小型ダイを2.5D/3Dパッケージで統合する設計アーキテクチャ。大型モノリシックより歩留まり・コストで有利。UCIe標準規格・AMD EPYC・Intel Meteor Lake・Apple M-series・NVIDIA Blackwellの採用事例と、フリップチップ・ハイブリッドボンディングなどの実装装置をわかりやすく解説。
チップレット（Chiplet）は、複数の機能ブロック（ダイ）を単一の大型チップとして製造するのではなく、それぞれを個別の小型チップ（チップレット）として製造し、先進パッケージング技術を用いて基板やインターポーザ上に2.5Dまたは3D方式で集積する設計・製造アーキテクチャです。
チップレットアプローチの最大の利点は歩留まりの向上とコスト削減です。大型の単一ダイ（Monolithic Die）は面積が大きくなるほど欠陥による不良率が増加します。一方、小さなチップレットに分割することで個々のダイの良品率を高め、不良品のチップレットだけを交換できます。また、製造ノードの異なるチップレットを組み合わせることも可能です（例：ロジックを最先端ノードで、I/OやSRAMをレガシーノードで製造）。
代表的な実装例として、AMDのEPYC（Milan/Genoa）プロセッサは複数のコアチップレット（CCD）とI/Oダイを同一パッケージに組み合わせます。Intelは「Foveros」（3D積層チップレット）と「EMIB（Embedded Multi-die Interconnect Bridge）」技術を採用し、XeonやAlchemist GPU等で実用化しています。AppleのM1 Ultraはゲートハイブリッドにより2つのM1 Maxを統合しています。
チップレット間の接続には高密度インターコネクト技術が不可欠です。TSMC CoWoS（Chip on Wafer on Substrate）・InFO、Intel EMIB、ASE・Amkorなどのサブストレートを使う2.5D実装では、シリコンインターポーザやRDL（再配線層）上にチップレットを高密度実装します。チップレット間の標準インターフェース規格としてUCIe（Universal Chiplet Interconnect Express）が業界団体で策定されています。
後工程（パッケージング）装置への需要拡大がチップレットの普及とともに加速しており、ASMパシフィック（ダイボンダー）、Besi（ハイブリッドボンダー）、東レエンジニアリング（熱圧着ボンダー）、東京エレクトロン（ウェハ接合）などが関連装置を提供しています。チップレットはロジック・メモリ・アナログ・RF等の最適な組み合わせを実現する次世代の半導体統合プラットフォームです。