一言で言うと「3ナノ半導体（3nmプロセス）とは、GAA構造とEUV露光を組み合わせた最先端チップ製造技術の世代名称」です。実際の配線幅は3nmではなく約12nm相当で、トランジスタ密度の技術世代を指します。日本では、TSMCが熊本第2工場で2028年に国内初の3nm量産を計画しています。
3nmプロセスは、最小ゲート長が3nm相当の微細化レベルを示す最先端半導体製造プロセス技術です。実際の物理的寸法は必ずしも3nmではありませんが、業界標準としてのプロセスノード名称として使用されています。TSMCやSamsungが量産化に成功しており、Apple A17 ProなどのハイエンドスマートフォンのプロセッサやNVIDIA・AMD向けのデータセンターチップに採用されています。
3nmプロセスでは、GAA（Gate-All-Around）トランジスタ構造やEUV（極紫外線）露光技術が不可欠です。従来のFinFETと比較して、GAAトランジスタはゲートがチャネルを完全に囲むため、より優れた電流制御と低リーク電流を実現できます。これにより、5nmプロセスと比較して約10-15%の性能向上と20-25%の消費電力削減が可能になります。
3nmプロセスの代表的な採用チップとして、TSMC N3プロセスを使用したApple A17 Pro（iPhone 15 Pro搭載）があります。A17 Proは60億個のトランジスタを搭載し、前世代のA16 Bionic（4nm）と比較してCPU性能約10%向上、GPU性能約20%向上を達成しています。また、Samsungの3nm GAA（SF3）プロセスはExynos向けチップに採用されています。
3nmプロセスの製造には、最先端のEUV露光装置、高度なALD（原子層堆積）装置、超精密なエッチング装置など、極めて高価で複雑な製造装置が必要です。製造コストも非常に高く、先端ファブの建設には数兆円規模の投資が必要となるため、TSMCやSamsungなど限られたファウンドリのみが製造能力を持っています。
「3ナノ半導体」という呼び方についても補足します。3nmプロセスの実際の物理的な配線幅は約12nm相当であり、3nmというのは技術世代を示すマーケティング名称です。業界では「ノード」と呼ばれるこの命名体系は、14nm世代を境にITRS（国際半導体技術ロードマップ）の物理基準から乖離しており、各社が独自の定義でノード名を用いています。比較の際にはトランジスタ密度（MTr/mm²）で比較するのが正確です。
日本における3ナノ半導体の動向として、TSMCが熊本県に建設する第2工場（JASM）で3nm相当プロセスの量産を2028年に開始する計画が2026年3月に台湾当局から認可されました。AI・自動運転・次世代スマートフォン向けの先端チップを日本国内で安定供給するのが狙いです。また国産半導体の製造を目指すRapidus（ラピダス）は、北海道千歳市で2nm世代の量産を目指しており、3nmは次のマイルストーンとして位置づけられています。
