シャロートレンチアイソレーション（STI：Shallow Trench Isolation）とは、隣接するトランジスタ間を電気的に絶縁するためにシリコン基板に浅い溝（トレンチ）を彫り込み、酸化シリコンなどの絶縁材料で充填する素子分離技術である。0.25μm世代以降の先端CMOSプロセスにおいて標準的な素子分離法として採用されており、旧来のLOCOS（Local Oxidation of Silicon）法に比べてスケーリング適性と平坦性に優れる。
STIの製造工程は、①シリコン窒化膜をマスクとしたドライエッチングによるトレンチ形成（深さ200〜400nm）、②トレンチ内壁酸化、③CVD法によるSiO₂充填、④CMP（化学機械研磨）による表面平坦化、⑤窒化膜除去、という流れで構成される。CMP工程での研磨均一性がSTI形状と後続工程の精度に大きく影響するため、スラリーと研磨条件の管理が重要である。
FinFETプロセスにおけるSTIは特殊な役割を持つ。FinFETでは、STIのエッチバック量がFinの露出高さを決定し、トランジスタ性能に直接影響する。STIのリセス深さは数nmオーダーで制御される必要があり、Applied MaterialsやLam Researchのエッチング・CVD装置の精度が問われる。
GAA（Gate-All-Around）トランジスタ世代では、従来のプレーナSTIの概念から発展した「Nano-Sheet分離」構造が採用される。また、STI側壁に生じる応力（STI-induced stress）はトランジスタの移動度に影響するため、プロセス設計では応力工学的な観点からのSTI形状最適化が行われる。
STIの不良モードとしては、トレンチコーナー部の酸化膜薄化（corner thinning）によるリーク電流増大、充填SiO₂のボイド（空隙）形成などが知られる。これらは素子の信頼性（NBTI、HCI）に影響するため、材料・プロセス条件の最適化が継続的に行われている。東京エレクトロン（TEL）やApplied Materialsが主要な装置サプライヤーとして市場をリードする。