CFET（Complementary FET：相補型電界効果トランジスタ）は、NチャネルFET（NFET）とPチャネルFET（PFET）を垂直方向に積層した3次元トランジスタ構造です。従来のCMOS回路ではNFETとPFETを水平方向に並べて配置していましたが、CFETではPFETをNFETの真上に積み重ねることで、1つのトランジスタフットプリント内に相補型ペアを収め、セル面積を大幅に縮小できます。
CFETはナノシートトランジスタの延長線上にある技術で、下段にNFET用ナノシート、上段にPFET用ナノシートを積層した構造が基本形です。各トランジスタのゲートは共有または独立に構成でき、インバーターやNANDゲートなどの基本論理セルを極めてコンパクトに実現できます。理論的にはCFETの採用でスタンダードセル面積を50%以上削減できると試算されています。
製造の最大の難点は工程の複雑さです。NFET層とPFET層を独立したチャネル材料・ソース/ドレイン・ゲートスタックで形成した後、それぞれのコンタクトを垂直方向に分離して接続する必要があります。積層高さが増すため、High Aspect Ratio（高アスペクト比）エッチング・ALD・セレクティブ成膜など超高精度プロセスが要求されます。歩留まり確保が商業生産の最大の壁です。
imec（ベルギーの半導体研究機関）がCFETの概念実証を先導しており、Intelも長期ロードマップにCFETを含めています。TSMCやSamsungも研究段階で取り組んでいます。実用化の時期は2nm以降のノード（1nm前後）と見られており、まずはロジックセルの特定部分に限定適用するセミモノリシックCFETから普及が始まると予想されています。
CFETが実用化されれば、ムーアの法則の継続に大きく貢献します。また裏面電源供給（BSPDN）との組み合わせにより、電源ネットワークと信号配線を完全に分離することが可能となり、配線混雑の解消と消費電力の低減を同時に達成できます。CFETを支える装置・材料技術（選択的ALD・精密エッチング・高アスペクト比メトロロジー）の需要拡大が期待されています。
