2nmプロセス（2nm Process）とは、半導体トランジスタの最小フィーチャーサイズがおよそ2nmノード相当の製造技術を指します。実際の物理的寸法が2nmというわけではなく、業界標準の命名規則に基づいたプロセス世代の呼称です。TSMCのN2（2025年量産開始）とSamsung Electronicsの SF2（GAA世代）が代表例であり、前世代の3nmプロセスからさらなる電力効率・性能・面積（PPA）の改善を実現します。
2nmプロセスの最大の特徴は、FinFET構造からGAA（Gate-All-Around）トランジスタ、特にナノシートトランジスタへの移行です。TSMCのN2ではナノシート構造を採用し、ゲートがチャネル全周を囲むことで電気特性の制御性が大幅に向上しています。Samsungも同様にMBCFET（Multi-Bridge Channel FET）と呼ぶGAA構造を採用しています。
リソグラフィの観点では、2nmプロセスはEUV（極端紫外線）露光の多用に加え、High-NA EUV（開口数0.55）の部分的な導入が検討されています。Critical Layerへのhigh-NA EUV適用により、複雑なマルチパターニングを削減してスループットと寸法精度を両立させることが目標となっています。ASMLのHigh-NA EUV装置（TWINSCAN EXE:5000シリーズ）の量産投入が2024〜2025年に進んでいます。
材料面では、2nmノードで銅（Cu）配線の代わりにルテニウム（Ru）配線が狭ピッチローカル配線に採用される動きがあります。Cuは配線幅が狭くなると表面散乱・グレインバウンダリー散乱により抵抗率が急増しますが、Ruはバリアメタル不要かつ抵抗上昇が緩やかなため、M0〜M2レベルの細線配線に優位性があります。またHigh-k/メタルゲート（HKMG）の材料もさらに最適化が進んでいます。
主要顧客はApple（A20チップ）、AMD、NVIDIAなどが見込まれており、AI半導体・スマートフォン向けSoCが主要アプリケーションです。TSMCのN2は先行するN3（3nmノード）に比べ、同消費電力で約10〜15%の性能向上、または同性能で約25〜30%の消費電力削減が期待されています。2nmプロセスの量産は半導体装置・材料への投資を一段と押し上げる見通しです。