EOT・MOSキャパシタ（C–V特性）計算ツール
最終更新：2026-09-26
要点
EOT は容量を SiO₂ の膜厚に換算した値で、EOT = t_IL + t_HK × 3.9/k_HK です。HfO₂（k≈20）2nm と界面層0.5nm なら EOT は約0.9nm になります。High-k 膜は物理的に厚くしてリークを抑えながら、電気的には薄い膜として働きます。界面 SiO₂ 層の分は減らないため、これが EOT の下限を決めます。
入力
EOT（SiO₂換算膜厚）0.890nm
物理膜厚の合計2.50nm
ゲート容量 Cox3.880µF/cm²
容量（100 µm²）3,880fF
高周波での最小容量 Cmin / Cox0.025
最大空乏層幅 Wdmax103.8nm
しきい値電圧（強反転の開始）-0.024V
反転時の実効膜厚 CET（EOT＋約0.4nm）1.29nm
C-V は理想MOS（界面準位・酸化膜電荷なし、ゲート空乏・量子効果なし）の計算です。実測の反転容量は、反転層の量子化とポリゲートの空乏化により Cox より小さくなり、そこから求める電気的膜厚（CET）は EOT より 0.3〜0.5 nm 厚くなります。
C–V 特性（p型基板・規格化容量 C/Cox）
HfO₂（k≈20） の物理膜厚と EOT（IL 0.5 nm）
| High-k 膜厚 | 物理膜厚の合計 | EOT | Cox |
|---|---|---|---|
| 0.5 nm | 1.0 nm | 0.598 nm | 5.779 µF/cm² |
| 1 nm | 1.5 nm | 0.695 nm | 4.969 µF/cm² |
| 1.5 nm | 2.0 nm | 0.792 nm | 4.357 µF/cm² |
| 2 nm | 2.5 nm | 0.890 nm | 3.880 µF/cm² |
| 3 nm | 3.5 nm | 1.085 nm | 3.183 µF/cm² |
| 5 nm | 5.5 nm | 1.475 nm | 2.341 µF/cm² |
High-k 膜で EOT を下げる理由
トランジスタの駆動力はゲート容量 Cox に比例するため、微細化とともにゲート絶縁膜は薄くされてきました。ところが SiO₂ が 2nm を切るとトンネル電流でゲートリークが急増し、待機電力が許容できなくなりました。そこで誘電率の高い HfO₂ などを使い、物理的には厚く（リークを抑え）、電気的には薄い（容量が大きい）膜を実現したのが High-k 技術です。容量を SiO₂ の厚さに換算した値が EOT です。
High-k 膜とシリコンの間には、界面特性を保つために 0.3〜1nm の薄い SiO₂ 層（IL）が必要で、これが EOT の下限を決めます。High-k 膜をいくら厚くしても IL の分は減らないため、最先端ノードでは IL の薄膜化（スカベンジング）と High-k/メタルゲートの組み合わせで EOT を 1nm 以下に保っています。