ゲートスタック（Gate Stack）とは、MOSFETのゲート構造を形成する薄膜の積層体全体を指す用語です。現代の先端ロジックにおける標準的なHKMGゲートスタックは、Si基板側から①界面層（Interfacial Layer：SiON、~0.3〜0.8nm）→②High-k誘電体（HfO₂系、~2〜5nm）→③仕事関数メタル（WF Metal：TiN/TaN/TiAlC等、各1〜5nm×複数層）→④低抵抗ゲート充填金属（W/Co/Ru等）の4層構造で構成されます。
各層の役割は明確に分担されています。①界面層（SiON）はSi基板とHigh-k誘電体の間の界面欠陥密度（Dit）を低減し、キャリア移動度を守る役割を果たします。②High-k誘電体（HfO₂）はEOTを最小化しながらゲート容量を確保しリーク電流を抑制します。③仕事関数メタル（WF Metal）はNFET/PFETの閾値電圧を決定します。④ゲート充填金属（タングステン・コバルト・ルテニウム）はゲート電極の低抵抗化（Rg低減）を担います。ゲートスタック設計はこれら全層の特性を同時最適化する複雑なエンジニアリングです。
ゲートスタックの形成はRMG（リプレースメントメタルゲート）プロセスで行われます。ダミーポリシリコンを除去したゲートトレンチに対し、ALD（原子層堆積）で各層を順次堆積します。界面層形成（熱酸化またはプラズマ窒化）→High-k（HfO₂）ALD→仕事関数メタルALD（複数サイクル）→充填金属CVD/ALD→CMP平坦化の順です。各層の成膜後にはIn-situ計測や膜厚モニタリングで品質を確認します。
GAAトランジスタではゲートスタックの形成難易度が格段に高まります。複数のナノシート（3〜4枚スタック）の間隔（約5〜8nm）に全ての層を均一に充填する必要があり、特に充填金属（ルテニウム・コバルト）のボイドフリー充填とその後のCMP均一性が歩留まりを直接決定します。またゲートスタック形成後にCFET（相補型FET）では同一ゲートトレンチ内にNFET・PFETの異なる仕事関数メタルを分離形成する「Gate-Cut + Regrowth」技術が必要になります。
ゲートスタックの主要装置サプライヤーは、ALD成膜装置でASM International・Applied Materials・Lam Research・東京エレクトロン（TEL）、ゲート充填金属（ルテニウムALD）でASM International・Applied Materials（Endura Ru）が特に強みを持ちます。膜厚・組成計測はKLA（エリプソメーター・光学式）・Bruker（XRR）・日立ハイテク（TEM-EDX）が担います。前駆体材料はMerck・Entegrisが主要サプライヤーです。