ゲート絶縁膜スケーリング（Gate Dielectric Scaling）は、MOSFETのゲート絶縁膜を薄くすることでトランジスタの制御性を向上させる技術的取り組みです。ゲート絶縁膜は薄いほどゲート電圧に対するチャネルの応答性（ゲート効率）が高まりトランジスタ性能が向上しますが、薄くしすぎると量子トンネリングによるゲートリーク電流が激増します。このトレードオフを解決するために「EOT（等価酸化膜厚）」の概念と高誘電率（High-k）材料の採用が進んでいます。
EOT（Equivalent Oxide Thickness：等価酸化膜厚）は、ゲート絶縁膜の電気的厚さをSiO₂換算で表した指標です（EOT = 物理膜厚 × ε_SiO₂/ε_材料）。SiO₂のEOTは物理膜厚と等しいですが、比誘電率k=22のHfO₂は同じEOTを物理膜厚の6倍以上で実現できます。先端ロジック（2nm）ではEOTが0.5nm以下まで縮小されており、ALD（原子層堆積）によるサブ原子層レベルの精密成膜制御が不可欠です。
GAAトランジスタではゲート絶縁膜スケーリングの難易度が格段に上がります。ナノシート（リボン状チャネル）の上下左右4面にゲート絶縁膜＋メタルゲートを均一に形成する必要があり、内部スペーサーの形成・Inner spacerのALD・Inner High-k成膜の均一性制御が製造歩留まりを左右します。Applied Materials・ASM International（ASMI）・Lam ResearchのALD装置がこのInner high-k形成工程のキーサプライヤーです。
代替High-k材料の開発も進んでいます。現行のHfO₂（k≈22）に対して、より高いkを持つLa₂O₃（k≈27）・ZrO₂（k≈25）・Al₂O₃（k≈9）の組み合わせが研究されており、HfO₂へのLa添加によるEOT低減とリーク電流抑制の両立が有望です。一方でSiC・GaN等の化合物半導体でのMOSFETでは、SiO₂系絶縁膜とチャネル界面での欠陥密度低減が依然として課題です。
ゲート絶縁膜スケーリングは2nm/1.4nmノードの製造装置需要に直結します。GAAのInner high-k ALD工程は1トランジスタ当たりのALD成膜サイクル数が大幅に増加しており、Applied Materials（Olympia ALD）・ASM International・Lam Researchの原子層成膜装置の需要を単位ウェハ当たりで倍増させます。High-kゲート絶縁膜の膜厚・組成・界面品質の計測にはKLA・東京精密のエリプソメーター・XPS装置が使用され、検査・計測装置市場の成長にも貢献しています。
