EOT（Equivalent Oxide Thickness：等価酸化膜厚）とは、ゲート絶縁膜の電気的厚さをSiO₂換算で表した指標です。計算式はEOT = t_high-k × (ε_SiO₂ / ε_high-k)で表され、物理膜厚が同じならば比誘電率（k値）が高いほどEOTは小さくなります。MOSFETのゲート容量（Cox = ε₀ε_SiO₂/EOT）を最大化しながらリーク電流を抑制するための核心指標として、ゲートスタック設計の中心的な設計パラメータです。
SiO₂（k≈3.9）を1nm以下に薄くするとトンネルリーク電流が急激に増加します。HfO₂（k≈22）を使うと、EOT=1nmを達成するために必要な物理膜厚はSiO₂なら1nmのところ、HfO₂では約5.6nm（=1nm × 22/3.9）で実現できます。この物理的余裕がリーク電流を数桁抑制することを可能にします。ただし実際のEOTはHfO₂単体だけでなく、Si基板との界面に形成される極薄SiON界面層（~1nm）のEOTも加算されるため、界面層の管理がEOTミニマイゼーションの鍵です。
先端ロジックノードでのEOTトレンドは、45nm世代で約1.0nm、28nm世代で約0.8nm、10nm/7nmで約0.6nm、3nm/2nm世代では0.5nm以下が要求されます。EOTを0.5nm以下まで低減するためには、界面層厚の最小化（0.3〜0.5nm以下）と高k値HfO₂の適切な成膜が両立が必要で、ALD（原子層堆積）の精度が直接EOT値を左右します。さらにゲートスタックのアニール後にHfO₂の結晶化が進みEOTが変化する現象（EOT rollback）の制御も重要です。
EOTの測定・評価にはC-V（容量-電圧）測定、エリプソメトリー、X線反射率（XRR）、TEM（透過型電子顕微鏡）断面観察が使われます。特にC-V測定はウェハレベルで非破壊的にEOTを定量評価できる実用的な手法です。ただしMOSキャパシタ構造が必要なため、実デバイスのゲートスタック評価にはTEM-EDXやXPS（X線光電子分光）による組成・膜厚解析が並行して行われます。
EOTの低減は半導体装置・材料市場に直結するドライバーです。EOT 0.5nm以下を実現するための界面層制御技術（プラズマ窒化・熱窒化・UV窒化）、高k値代替材料（La₂O₃添加HfO₂等）の開発が各デバイスメーカー・材料メーカーで進んでいます。ALD装置（ASM International・Applied Materials・Lam Research）と成膜前駆体（Merck・Entegris）が主要受益サプライヤーです。
