2.5D封裝與3D IC封裝最大的差異在於「晶片是水平並排還是垂直堆疊」。2.5D是在矽或玻璃中介層上並排配置多顆晶粒,以40~55μm間距的微凸塊連接(代表為CoWoS・EMIB)。3D IC以TSV或Cu-Cu混合鍵合將晶粒垂直堆疊,連接間距在1μm以下,I/O頻寬密度超過1Tbps/mm²,但熱量集中是設計上的課題。
主要差異
| 比較面向 | 2.5D封裝 | 3D IC封裝 |
|---|---|---|
| 基本結構 | 在矽(或玻璃)中介層上水平並排配置多顆晶粒 | 以TSV或混合鍵合將多顆晶粒垂直堆疊 |
| 連接技術 | 微凸塊(40~55μm間距)/細間距RDL | TSV(<10μm間距)或Cu-Cu混合鍵合(<1μm) |
| 凸塊間距 | 10~55μm(依用途而有差異) | Cu-Cu直接接合:<1μm,TSV:2~10μm |
| I/O頻寬密度 | 高(10~100 Gbps/mm²) | 極高(>1 Tbps/mm²,Cu-Cu直接接合) |
| 散熱設計 | 相對容易(水平並排,容易確保散熱路徑) | 困難(垂直堆疊熱量不易散出。液冷、微流道被看好) |
| 代表技術 | TSMC CoWoS-S/L/R、Intel EMIB、Samsung I-Cube | TSMC SoIC、Intel Foveros、HBM堆疊(TSV接合)、Sony IMX(Cu-Cu) |
| 主要用途 | AI GPU+HBM(NVIDIA H100等)、多晶片SoC | DRAM堆疊(HBM本體)、CMOS影像感測器、未來的邏輯堆疊 |
| 成本 | 高(中介層製造),但良率管理相對容易 | 極高(混合鍵合的精度要求嚴格) |
小晶片設計中2.5D與3D的運用區分
超微的EPYC(EPYC Genoa・Bergamo)將CCD小晶片以2.5D方式配置在IOD周圍。Intel則推出結合Foveros(3D)與EMIB(2.5D)的「Co-EMIB」來連接CPU與GPU,混合架構也已出現。台積電的SoIC(System-on-Integrated-Chips)是以Cu-Cu直接接合堆疊邏輯晶粒的3D技術,正逐步應用於蘋果的A/M系列。實際選擇時會綜合考量產品的效能需求、熱預算與開發成本。
什麼是混合鍵合
混合鍵合(Hybrid Bonding)是同時進行SiO₂絕緣層之間的直接接合與Cu-Cu金屬直接接合的3D堆疊技術。由於不使用凸塊,可突破凸塊間距的物理極限(~10μm),以1μm以下的超細間距實現數千億個I/O。已在索尼的CMOS影像感測器(背照式+處理晶片堆疊)、台積電的SoIC-X、Intel Foveros Direct中實用化,也可望延伸到下一代AI GPU與記憶體的連接。
3D IC的熱管理:下一道牆
3D堆疊的課題在於熱管理。垂直堆疊的晶粒容易阻斷散熱路徑,使下層晶粒溫度上升。目前主要的做法有①微流道冷卻(在晶片內流通液態冷媒)、②晶粒薄化(50μm以下)以降低熱阻、③最佳化導熱TIM(Thermal Interface Material)。特別是若能實現GPU+HBM的3D化,頻寬將大幅提升,但散熱設計被視為量產化最大的瓶頸。