結論：DRC（デザインルールチェック）とLVS（レイアウト対回路図検証）の違いは？
違いは「何に照らしてレイアウトを検査するか」です。DRCはファウンドリの製造ルール（配線の最小幅・最小間隔・重なり・密度など）に照らして、レイアウトの図形が製造できる形になっているかを検査します。回路の意味は問いません。LVSは設計した回路図（ネットリスト）に照らして、レイアウトから抽出した回路が同じ接続・同じ素子になっているかを検査します。DRCに合格しても配線がショートしていればLVSで落ち、LVSに合格しても間隔が狭すぎればDRCで落ちるため、テープアウトには両方の合格が必要です。
比較表
| 観点 | DRC（デザインルールチェック） | LVS（レイアウト対回路図検証） |
|---|---|---|
| 問い | レイアウトは製造できる形か | レイアウトは設計した回路と同じか |
| 照合の相手 | ファウンドリのデザインルール | 回路図・ネットリスト |
| 入力データ | レイアウト（GDSII/OASIS）のみ | レイアウトとネットリストの2つ |
| ルールの出どころ | PDKのDRCデッキ（製造工程の限界から決まる） | PDKのLVSデッキ（デバイスの認識方法を定義） |
| 代表的なエラー | 最小幅・最小間隔の違反、重なり不足、密度の過不足 | ショート、オープン、素子数やサイズの不一致 |
| 回路の意味 | 問わない（図形の幾何だけを見る） | 問う（接続関係と素子を見る） |
| 違反の影響 | 製造不能・歩留まり低下 | チップが設計どおりに動かない |
| 主なツール | Calibre、IC Validator、Pegasus | Calibre、IC Validator、Pegasus |
DRCは「作れるか」を見る
DRCの規則は、露光・エッチング・成膜・CMPといった製造工程の限界から決まります。配線の間隔が狭すぎれば露光で解像できずにショートし、細すぎれば断線し、ビアを覆う金属が足りなければ位置ずれで接続が外れます。パターン密度の規則は、CMPで膜厚が面内でばらつかないようにするためのものです。DRCはこうした規則を幾何演算でレイアウト全体に当てはめ、違反を座標付きで報告します。回路として何を意図しているかは一切考慮しないため、回路的に誤ったレイアウトでもDRCは合格しえます。
LVSは「設計どおりか」を見る
LVSはまずレイアウトの図形からトランジスタや抵抗などの素子を認識し、コンタクトやビアを通じた接続を追って、レイアウト側のネットリストを作ります。次にそれを設計側のネットリストとグラフとして照合し、素子とネットが一対一に対応するかを確かめます。電源とグラウンドのショートや、つながるべき配線の断線、トランジスタのサイズ違いがここで見つかります。製造上は問題のない美しいレイアウトでも、接続が1本違えばLVSで不合格になります。
実行の順番とアナログ・デジタルでの違い
一般には、LVSで接続の正しさを確認した後にDRC違反を潰していきますが、実務では両者を繰り返し回して収束させます。LVSで抽出した回路は寄生抽出（PEX）の土台にもなるため、LVSが通らないとレイアウト後のタイミング解析も正しく行えません。デジタル回路では配置配線ツールが接続を保証するためLVSエラーは少なく、DRCの収束が主な作業になります。手でレイアウトを描くアナログ回路では、LVSが日常的な確認手段として頻繁に使われます。