DRC（Design Rule Check：デザインルールチェック）とは、チップのレイアウトが、ファウンドリの定めた製造上の幾何学的な制約（デザインルール）をすべて満たしているかを検査する物理検証の工程です。配線の最小幅、隣り合う図形の最小間隔、ビアを覆う金属の重なり量、各層のパターン密度などが対象で、違反があればそのままでは製造できないか、製造できても歩留まりが下がります。LVSと並ぶテープアウト前の必須工程です。
デザインルールは、露光・エッチング・CMPなど製造工程の限界から決まります。たとえば最小間隔は露光の解像限界やエッチング後のショートの起きやすさから、密度ルールはCMPで膜厚が面内でばらつかないようにするために定められます。ルールはPDKにDRCデッキ（ルールファイル）として含まれ、微細化とともに項目数が増え、先端ノードでは数千項目以上に達します。
DRCはEDAツールがレイアウトの全図形を幾何演算で走査して行います。代表的なツールにSiemens EDA Calibre、Synopsys IC Validator、Cadence Pegasusがあり、特にCalibreはファウンドリのサインオフ基準として広く使われています。違反は座標と規則名の一覧として出力され、設計者は配置配線ツールに戻って修正します。全チップのDRCは膨大な計算量になるため、数百〜数千コアの並列処理で実行されます。
先端ノードでは、単純な寸法規則だけでは製造可否を判断できなくなっています。マルチパターニングで露光を分ける層では図形の色分け（どのマスクに割り当てるか）の整合性を、EUV世代では図形の組合せによる複雑な条件を検査します。さらに、規則上は合格でも歩留まりが落ちやすいパターンを検出する推奨ルールやパターンマッチング、リソグラフィシミュレーションで実際の転写形状を予測するLFD（リソ・フレンドリ・デザイン）チェックなど、DFM（製造容易化設計）の検査も併用されます。