LVS（Layout Versus Schematic：レイアウト対回路図検証）とは、チップのレイアウトから実際に形成される回路を抽出し、それが設計した回路図（ネットリスト）と一致しているかを照合する物理検証の工程です。レイアウト上の図形の重なりからトランジスタや配線の接続関係を読み取り、元の回路と比べて、配線のショートや断線、トランジスタの欠落やサイズの違いを検出します。DRCと並ぶテープアウト前の必須工程です。
LVSは2段階で進みます。（1）デバイス認識と接続抽出：レイアウトの各層の図形を演算し、たとえば「ポリシリコンが活性領域を横切る部分」をトランジスタとして認識し、コンタクトやビアを通じた配線のつながりを追って、レイアウト側のネットリストを作ります。（2）比較：抽出したネットリストと設計側のネットリストをグラフとして照合し、素子とネットの対応を取ります。どの図形をどのデバイスとして認識するかのルールは、PDKのLVSデッキに記述されています。
LVSで検出される代表的なエラーは、別々であるべき2つの配線がつながっているショート、つながるべき配線が切れているオープン、トランジスタの数や種類の不一致、トランジスタの幅・長さなどのパラメータ不一致です。特に電源とグラウンドのショートは致命的で、大規模チップではどこでつながったかを突き止める作業に時間がかかります。代表的なツールにSiemens EDA Calibre、Synopsys IC Validator、Cadence Pegasusがあります。
LVSはアナログ回路とデジタル回路で重みが異なります。自動配置配線で作るデジタル回路では、ツールが接続を保証するためLVSエラーは主に手作業の修正やIPの組み込みで生じます。一方、手でレイアウトを描くアナログ回路やカスタム回路ではLVSが日常的な確認手段です。また、LVSで抽出した回路は寄生抽出（PEX）の土台にもなり、レイアウト後の回路シミュレーションの精度を支えています。
