配置配線（P&R：Place and Route）とは、論理合成で得られたゲートレベルのネットリストをもとに、標準セルをチップ上の具体的な位置に並べ（配置）、セル同士を金属配線でつなぐ（配線）物理設計の中核工程です。数百万〜数十億個のセルと、それを結ぶ十数層の配線を扱うため、人手ではなくEDAツールで自動化されています。代表的なツールにCadence Innovus、Synopsys Fusion Compiler（IC Compiler II）、Siemens EDA Aprisaがあります。
配置配線は大きく次の段階で進みます。（1）配置：まず大域配置でおおよその位置を決め、次にセルを行（ロウ）の格子に正しく並べる合法化（リーガライズ）、最後に詳細配置で局所的に最適化します。（2）クロックツリー合成（CTS）：クロック信号をすべてのフリップフロップへ均等なタイミングで届ける配線網を作ります。（3）配線：大域配線で経路の大筋を決め、詳細配線で実際の配線形状とビアを確定させます。各段階の間でタイミング・消費電力・面積の最適化が繰り返されます。
配置配線の難しさは、タイミング・消費電力・面積（PPA）と配線性が互いに引っ張り合う点にあります。セルを密集させれば配線は短くなりますが混雑して配線できなくなり、タイミングを満たすためにバッファを挿入すれば面積と電力が増えます。先端ノードでは配線抵抗の増大で配線遅延がゲート遅延を上回るため、どの信号をどの配線層に通すかという層割り当ても性能を大きく左右します。
先端ノードの配置配線は、製造上の制約をツールが直接扱う方向に進んでいます。マルチパターニングで露光を分ける層では配線の色分けを考慮し、EUV世代でも配線の端や間隔に複雑なルールが課されます。また、配置配線の結果に対して寄生抽出（PEX）・静的タイミング解析（STA）・IRドロップ解析・DRC/LVSを行うサインオフ工程があり、ここで問題が見つかれば配置配線に戻って修正（ECO）します。近年は強化学習などのAIを使い、配置配線の設定探索を自動化するツールも普及しています。