CXL（Compute Express Link）は、Intel主導で策定されCXL Consortiumが管理するオープン標準の高速インターコネクト規格です。CPU・GPU・アクセラレータ・メモリ間をPCIeの物理層を使って一貫したメモリセマンティクスで接続し、メモリプール・ヘテロジニアス演算・キャッシュコヒーレンシを実現します。AIサーバーの「メモリ容量の壁」（大規模LLMは数百GBのメモリを必要とする）を解決する次世代アーキテクチャとして2025〜2026年に急速に注目が高まっています。
CXLの3デバイスタイプは用途が異なります。（Type 1）アクセラレータ：CPUと共有キャッシュを持つデバイス（スマートNIC等）。（Type 2）アクセラレータ＋メモリ：GPUのように演算とローカルメモリを両方持つデバイス（将来のAIアクセラレータ）。（Type 3）メモリ拡張デバイス：CPUのメモリ容量をCXL経由で大幅に拡張するDRAMモジュール（CXL DRAM）。AIサーバーでは主にType 3の「メモリプール型」への注目が最も高く、1ラックあたりのメモリ容量を数TB〜数十TBに拡張できます。
主要サプライヤーの動向として、Samsung（CMM-D：CXL DRAM Module）は2023年に世界初のCXL 2.0対応DRAMモジュールをサンプル出荷し、2025年に量産開始。SK Hynix（AIM：Accelerator-in-Memory）はCXLインターフェース搭載のPIM（Processing-In-Memory）デバイスを開発中。Micronも128GB CXL DRAMモジュールを開発しています。CXLコントローラーチップはBroadcom・Microchip・Astera Labsなどが供給しています。
CXL実装のプロセス・装置観点では、CXL DRAMモジュールは最先端のDRAMプロセス（1β/1γ nm）で製造されたDRAMダイを搭載します。高集積のCXLコントローラーダイはTSMC 5nm/3nmで製造されます。2.5D/3D実装（CXL DRAMダイ＋コントローラーのCoWoS/HBM型積層）への移行も議論されており、先進パッケージング需要の追加的成長ドライバーとなる可能性があります。
CXLエコシステムは2025〜2027年が普及の正念場です。CXL 3.0（PCIe 6.0ベース、最大68GB/s、メッシュトポロジー対応）が策定され、DDR5の帯域幅不足を補う用途として期待されています。AI LLMサービスのバッチ推論では、CXLメモリプールにKVキャッシュを保存することでGPUメモリ（HBM）を計算に専念させるアーキテクチャが有望視されています。データセンター向けCXLスイッチ（Astera Labs Aries）・CXLメモリモジュールの市場は2026〜2028年に急拡大する見込みです。