結論：裏面電源供給（BSPDN）と表面電源配線（従来方式）の違いは？
最大の違いは「電源をウェハのどちら側から配るか」です。従来の表面電源配線では、トランジスタの上に積んだ多層配線の中で、信号配線と電源配線が同じ層を取り合います。電源は最上層の太い配線から細い配線を何層も経由してトランジスタに届くため、電圧降下（IRドロップ）が大きく、電源配線が信号配線の場所を圧迫します。裏面電源供給は、ウェハを極薄化して裏側に電源配線を作り、トランジスタへ裏から直接つなぐ方式です。IRドロップを減らしつつ表側を信号配線に明け渡せるため、性能とセル密度を同時に改善できますが、ウェハの貼り合わせ・極薄化・裏面加工が加わり、製造は大幅に難しくなります。IntelはIntel 18AのPowerVia、TSMCはA16のSuper Power Railで導入を進めています。
比較表
| 観点 | 裏面電源供給（BSPDN） | 表面電源配線（従来方式） |
|---|---|---|
| 電源配線の位置 | ウェハ裏面（トランジスタの下側） | ウェハ表面の多層配線内（トランジスタの上側） |
| 信号配線との関係 | 表側を信号専用にでき、配線の取り合いが解消する | 同じ配線層を信号と電源で分け合う |
| 電圧降下（IRドロップ） | トランジスタまでの経路が短く太いため小さい | 細い下層配線を何層も経由するため大きくなりやすい |
| 標準セルの面積 | セル内の電源レールを外せるため縮小しやすい | セル内に電源レールの幅を確保する必要がある |
| 製造工程 | 表側完成後にキャリアウェハへ貼り合わせ、元の基板を極薄化して裏面配線を形成 | 従来の配線工程の延長で、追加工程は不要 |
| 主な技術課題 | 貼り合わせ後の歪みによる重ね合わせ誤差、極薄化の均一性、裏面ビアの形成 | 配線抵抗の増大、配線層数の増加、電源ノイズ |
| 放熱 | シリコン基板がほぼ無くなるため、熱の逃がし方を再設計する必要がある | シリコン基板側から熱を逃がす従来の設計が使える |
| 故障解析 | 裏面から観測する従来の解析手法が使いにくい | 確立された解析手法が使える |
| 採用状況 | Intel 18A（PowerVia）、TSMC A16（Super Power Rail）など2nm世代以降の先端ロジック | ほぼすべての既存ロジック・メモリ |
表面電源配線が行き詰まった理由
従来のチップでは、トランジスタの上に10層を超える配線層を積み、下の層ほど細く、上の層ほど太くしています。電源は外部から最上層の太い配線に入り、細い配線とビアを何層も通ってトランジスタに届きます。微細化で下層配線の断面積が小さくなるほど抵抗は急増し、途中の電圧降下が大きくなりました。電圧降下を抑えるには電源配線を太く・多くするしかありませんが、そうすると信号配線を通す場所が減り、標準セルも電源レールの分だけ大きくなります。性能と密度のどちらかを犠牲にせざるを得ない構図が、表面電源配線の限界です。
裏面電源供給の作り方
裏面電源供給では、まず通常どおり表側にトランジスタと信号配線を作ります。次にそのウェハを裏返してキャリアウェハに貼り合わせ、元のシリコン基板を研削・CMP・エッチングでトランジスタのすぐ下まで削り落とします。露出した裏面から微細なビアを形成し、太い電源配線をその上に積みます。表と裏の両方に配線を持つ構造になり、電源は裏から最短距離でトランジスタに届きます。貼り合わせとウェハの極薄化は、先端パッケージングやイメージセンサーで培われた技術を、前工程の中核に持ち込んだものといえます。
PowerViaとSuper Power Railの違い
裏面の電源をトランジスタのどこにつなぐかで方式が分かれます。IntelのPowerViaは、裏面からのビアをトランジスタ脇のコンタクト層につなぐ方式で、Intel 18Aで量産に導入されました。TSMCがA16で導入するSuper Power Railは、裏面の電源配線をトランジスタのソース・ドレインに直接つなぐ方式で、経路がさらに短くなる分だけ面積効率は高い一方、加工の難度も上がります。研究段階では、imecなどが電源レールを基板中に埋め込むBPR（Buried Power Rail）と微細な貫通ビアを組み合わせる方式も提案してきました。いずれも「電源を信号から分離する」という狙いは同じで、違いは接続点の深さと製造難度のトレードオフにあります。
裏面電源供給の課題
製造面では、貼り合わせと極薄化の工程でウェハが歪み、表側のパターンと裏面のパターンの重ね合わせがずれやすくなります。ナノメートル精度で裏面ビアを表側の狙った位置に当てるには、歪みを補正する露光・計測技術が欠かせません。設計面では、シリコン基板がほぼ無くなることで放熱経路が変わり、局所的な発熱への対策が必要になります。さらに、従来は基板の裏側から発光や発熱を観測して不良箇所を探していましたが、その裏側が配線で覆われるため、故障解析の手法も作り直しが必要です。いずれも、表面配線の延長では発生しなかった新しい課題です。
まとめ（どちらが主流になるか）
成熟ノードやメモリでは、追加工程のコストに見合う効果が出にくいため、表面電源配線が今後も標準です。一方、電圧降下とセル面積が性能の制約になっている2nm世代以降の高性能ロジック、とくに大電流を消費するAI向けチップでは、裏面電源供給が標準構成になっていくと見られます。判断の軸は、配線の限界が性能を縛っているかどうかです。