セルキャパシタ（Cell Capacitor）は、DRAMメモリセルの基本構成要素の一つで、情報（0または1）を電荷として蓄積するコンデンサ構造です。DRAMの1セルは1つのアクセストランジスタ（1T）と1つのキャパシタ（1C）から構成される1T1C構造です。キャパシタが十分な電荷量（容量：fF単位）を保持できることが、データ保持特性（リフレッシュ間隔）とS/N比を決定します。
DRAMの微細化が進むにつれ、セルキャパシタの面積が縮小し、必要な電荷量（最低20fF以上）を維持することが技術的課題となっています。対策として①キャパシタの3次元化（スタック型：ハイアスペクト比の筒状構造を積み上げる、またはトレンチ型：シリコン基板内に深い溝を掘る）、②誘電体材料の高誘電率化（SiO2→HfO2・ZrO2・SrTiO3など高k材料）、③電極面積の増大（ルテニウム電極のテクスチャリング）が行われています。
スタック型キャパシタ（Stacked Capacitor）では、アスペクト比が50：1を超えるシリンダー（筒）状のキャパシタが主流です。シリンダー内外の表面積で容量を稼ぐため、高さが増大するほど製造難度が上がります。倒壊（Bridging/Leaning）リスクがあり、構造サポート技術（Supportネット構造）が必要です。エッチングのアスペクト比要求がDRAM量産装置の最難関の一つです。
キャパシタ誘電体材料として、ZrO2（酸化ジルコニウム）・HfO2（酸化ハフニウム）・ZrAlO・TiO2などのHigh-k材料がALDで成膜されます。誘電体の等価酸化膜厚（EOT：Equivalent Oxide Thickness）を薄くしながら物理膜厚を維持することで、リーク電流を抑えつつ容量を増大させます。ルテニウム（Ru）電極との組み合わせでZrO2の高誘電率相（tetragonal相）を安定化させる手法が主流です。
セルキャパシタ製造の主要装置として、高アスペクト比トレンチエッチャー（Lam Research：Kiyo）、ALD成膜装置（ASM International：PEARL、Applied Materials：Centura）、CMP装置（Applied Materials：Reflexion）が重要です。セルキャパシタ技術はSamsung・SK Hynix・Micronの競争力の核心であり、各社の詳細な製造プロセスは非公開の場合が多いです。