Verdict結論
小晶片與單晶片最大的差異在於「整合在1個晶粒上，還是分割成多個小晶粒」。單晶片將所有功能整合在1個晶粒上，互連延遲最小、設計簡單，但面積越大，缺陷機率越高，良率隨之下降。小晶片依功能分割成小晶粒，再以先進封裝整合，因此良率高，也能僅將I/O改用成熟節點來最佳化成本。AMD EPYC、Intel Meteor Lake、Apple M1 Ultra是代表案例。
主要差異
| 比較面向 | 小晶片設計 | 單晶片設計 |
|---|---|---|
| 設計理念 | 依功能單位分割成多個小晶粒，以先進封裝整合 | 將所有功能整合在1個晶粒上的傳統設計 |
| 良率 | 小晶粒缺陷機率低、良率高（面積平方定律） | 大面積晶粒缺陷機率高，良率容易下降 |
| 製造成本 | 最先進節點只需用於必要的功能，可將I/O改用成熟節點等，靈活調配成本組合（Cost Mix） | 整體都必須以最先進節點製造，面積大時成本高 |
| 設計・驗證成本 | 需要互連規格（UCIe等）設計與小晶片間驗證，較為複雜 | 1個晶粒的設計，驗證範圍單純 |
| 功耗・延遲 | 小晶片間通訊會額外產生頻寬、功耗與延遲 | 晶粒內通訊速度最快、功耗最低 |
| 異質技術整合 | 可將記憶體、類比、RF、光子元件以不同製程節點組合 | 必須以同一製程實現所有功能，難以異質整合 |
| 代表產品 | AMD EPYC Genoa・Intel Meteor Lake・Apple M1 Ultra・NVIDIA GB200 | Qualcomm Snapdragon（部分）・簡單的微控制器・類比IC |
| 封裝技術 | 需要2.5D（CoWoS・EMIB）、3D（Foveros・SoIC）與UCIe支援 | 可用標準覆晶封裝因應 |
超微與英特爾採用小晶片策略的背景
超微在EPYC Rome（2019年）採用將CPU核心（7nm）與I/O（14nm）分離的小晶片設計，兼顧了製造成本降低與效能提升。將大型晶粒分割為多顆小型晶片，矽良率便能大幅改善。英特爾在Meteor Lake（2023年）採取將CPU、GPU、SoC與I/O Tile以不同製程節點製造，再以Foveros進行3D堆疊的策略。
UCIe規格加速小晶片普及
2022年制定的UCIe（Universal Chiplet Interconnect Express）是由英特爾、台積電、三星、ARM、高通等支援的開放式D2D（Die-to-Die）互連規格。由於不同廠商的小晶片之間可透過標準介面連接，「小晶片生態系」的形成正在推進。預料在AI加速器、HPC與次世代智慧型手機SoC中的採用將持續擴大。
常見問題
小晶片從何時開始成為主流？
自超微在EPYC Rome（2019年）大規模採用後，開始受到業界關注；進入2020年代，英特爾、蘋果、輝達相繼採用，使其成為主流設計方法。在AI半導體晶粒持續大型化的2023年以後，小晶片化的必要性更加提高。
小晶片設計有哪些缺點？
主要缺點包括小晶片間通訊的延遲與頻寬限制、先進封裝成本（CoWoS・EMIB等），以及設計與驗證的複雜化。此外，UCIe等標準化仍在發展中，確保不同廠商之間的相容性仍有課題。
單晶片在哪些情況下較有利？
在要求低成本、簡單設計的微控制器、類比IC與小規模SoC中，單晶片設計依然是最佳選擇。若小晶片額外的封裝成本占產品成本的比例過高，在經濟上便無法成立。