Verdict結論
差異在於「以什麼為基準來檢查佈局」。DRC以晶圓代工廠的製造規則（導線的最小寬度、最小間距、重疊、密度等）為基準，檢查佈局圖形是否為可製造的形狀，不管電路的意義。LVS則以設計好的電路圖（網表）為基準，檢查從佈局萃取出的電路是否具有相同的連接與相同的元件。即使通過DRC，只要導線短路就會在LVS失敗；即使通過LVS，只要間距過窄就會在DRC失敗，因此投片必須兩者都通過。
主要差異
| 比較項目 | DRC（設計規則檢查） | LVS（佈局與電路圖比對驗證） |
|---|---|---|
| 回答的問題 | 佈局是否為可製造的形狀 | 佈局是否與設計的電路相同 |
| 比對的基準 | 晶圓代工廠的設計規則 | 電路圖・網表 |
| 輸入資料 | 僅佈局（GDSII/OASIS） | 佈局與網表2種 |
| 規則來源 | PDK的DRC規則檔（由製程極限決定） | PDK的LVS規則檔（定義元件的辨識方式） |
| 代表性錯誤 | 最小寬度・最小間距違規、重疊不足、密度過高或過低 | 短路、斷路、元件數量或尺寸不一致 |
| 電路的意義 | 不考慮（只看圖形幾何） | 考慮（檢查連接關係與元件） |
| 違規的影響 | 無法製造・良率下降 | 晶片無法依設計運作 |
| 主要工具 | Calibre、IC Validator、Pegasus | Calibre、IC Validator、Pegasus |
DRC檢查「做不做得出來」
DRC的規則由曝光、蝕刻、薄膜沉積、CMP等製程的極限決定。導線間距過窄，曝光時無法解析而造成短路；過細則會斷線；覆蓋通孔的金屬不足，則會因對位偏移而失去連接。圖形密度規則是為了避免CMP後膜厚在晶圓面內出現不均。DRC以幾何運算將這些規則套用到整個佈局，並附上座標回報違規。由於完全不考慮電路的設計意圖，即使是電路上錯誤的佈局也可能通過DRC。
LVS檢查「是否與設計相符」
LVS先從佈局圖形辨識出電晶體、電阻等元件，再沿著接觸窗與通孔追蹤連接，建立佈局端的網表。接著將其與設計端的網表以圖的形式比對，確認元件與節點（net）是否一一對應。電源與接地的短路、應連接的導線斷開、電晶體尺寸不符等問題都會在這一步被發現。即使是製造上毫無問題的漂亮佈局，只要有1條連接不同，LVS就會判定不合格。
執行順序與類比・數位電路的差異
一般做法是先以LVS確認連接正確，再逐一排除DRC違規，但實務上會反覆執行兩者直到收斂。LVS萃取出的電路也是寄生參數萃取（PEX）的基礎，因此LVS沒過，佈局後的時序分析也無法正確進行。數位電路由自動佈局繞線工具保證連接，LVS錯誤較少，主要工作是讓DRC收斂。而以手工繪製佈局的類比電路，LVS則是日常頻繁使用的確認手段。
常見問題
DRC與LVS應該先執行哪一個？
一般是先以LVS確認連接正確，再修正DRC違規；但實務上每次修改都會重新執行兩者，直到收斂。投片必須兩者都完全通過。
通過DRC，晶片就能運作嗎？
不一定。DRC只檢查是否遵守製造上的幾何規則，並不檢查電路是否正確。連接錯誤要靠LVS，時序要靠STA，邏輯功能則要靠等價性驗證或模擬來確認。
DRC與LVS可以用同一套工具執行嗎？
可以。Siemens EDA的Calibre、新思科技（Synopsys）的IC Validator、益華電腦（Cadence）的Pegasus，都是能同時執行DRC與LVS的實體驗證工具。晶圓代工廠會針對這些工具提供DRC規則檔與LVS規則檔，作為PDK的一部分。