寄生參數萃取（PEX：Parasitic Extraction，RC 萃取）是從佈局的導線形狀，計算並取出導線所具有的電阻（R），以及導線之間、導線與基板之間電容（C）等寄生成分的工程。這些未畫在電路圖上的成分會左右訊號延遲、功耗與雜訊，因此將萃取出的數值交給靜態時序分析（STA）或電路模擬，以接近實物的條件確認效能。
萃取時會使用 PDK 所含技術檔中記載的各導線層厚度、寬度、介電常數等製程資訊。基於精度與速度的取捨，大規模數位電路使用參照預先計算之導線圖樣表格的規則式萃取，要求高精度的類比電路或關鍵路徑則使用直接求解電磁場的場解算器（field solver）。結果以 SPEF 或 DSPF 等標準格式檔案輸出。代表性工具有 Synopsys StarRC、Cadence Quantus、Siemens EDA Calibre xACT。
寄生參數萃取的重要性隨微縮化而提高。導線變細時截面積減少、電阻上升；導線間距變窄時，與相鄰導線的耦合電容增加。7nm 以後導線 RC 延遲超過電晶體本身延遲的路徑也很多，若誤判寄生成分，時序估算就會大幅失準。將導線材料改為鈷或釕的評估，以及以空氣間隙（air gap）或 Low-k 膜降低電容的努力，也都是為了減少這些寄生成分。
萃取精度也受製程變異的處理方式左右。導線的厚度與寬度會因製造而上下浮動，因此需針對電阻、電容為最大或最小的角落（Cworst、Cbest、RCworst 等）分別萃取並執行 STA。此外，CMP 造成的導線膜厚面內分布取決於密度，因此必須連同虛擬圖樣（dummy pattern）的影響一併萃取，使其成為連結製造與設計的工程之一。