晶片設計流程（RTL 至投片）
涵蓋從 RTL 設計、邏輯合成、驗證、布局繞線、時序分析到投片（Tape-out）的晶片設計流程與 EDA 工具。設計流程將規格轉換成可供製造的光罩資料，是連接晶片構想與晶圓製造的橋梁。
比較文章（4 篇）
- DRC與LVS的差異（實體驗證的2大支柱）差異在於「以什麼為基準來檢查佈局」。DRC以晶圓代工廠的製造規則（導線的最小寬度、最小間距、重疊、密度等）為基準，檢查佈局圖形是否為可製造的形狀，不管電路的意義。LVS則以設計好的…
- ASIC與FPGA的差異（效能、成本與用途比較）ASIC與FPGA最大的差異在於「製造後能否改寫電路」。ASIC是固定電路，製造後無法變更，但因採專用設計，效能與電源效率皆為最高，量產時的晶片單價也會下降。不過NRE（設計與光罩…
- ATPG與BIST的差異（測試圖樣在哪裡產生）差異在於「由誰產生測試圖樣、由誰判定結果」。ATPG 是將 EDA 工具事先產生的圖樣由測試機灌入，與期望值的比對也在測試機端進行。BIST 則是把圖樣產生電路與判定電路做進晶片內…
- 無晶圓廠與晶圓代工的差異無晶圓廠是「只做設計、不擁有工廠（晶圓廠）的企業」，晶圓代工則是「承接他公司所設計晶片製造的企業」。無晶圓廠不必負擔龐大的建廠投資，可將資源集中在設計、軟體與客戶開發，代表例子有輝…
用語解說（24 個）
- EDA（電子設計自動化）EDA（電子設計自動化）是將半導體晶片設計自動化、高效率化之各類軟體工具的總稱。支援從 RTL 描述到邏輯合成、布局繞線、驗證與光罩資料產生（GDS-II）的整個設計流程。新思科技…
- 投片（Tape-out）投片（tape-out）是指晶片設計通過時序、DRC/LVS、電源網路等所有最終驗證（簽核），並將最終佈局資料交給晶圓代工廠、送進製造的動作。語源是過去以磁帶傳送資料。之後的修正就…
- 佈局繞線（P&R）佈局繞線（P&R）是以邏輯合成得到的閘級網表為基礎，將標準元件排列在晶片上，並以十多層金屬導線連接的實體設計核心工程。依佈局→時脈樹合成→繞線的順序進行，以 Cadence Inn…
- RTL（暫存器傳輸層級）RTL（暫存器傳輸層級）是將數位電路的行為描述為「暫存器之間的資料傳輸，以及插入其間的組合邏輯」的抽象層級。使用Verilog HDL或VHDL，表達每個時脈週期有哪些資料移到哪個…
- HDL（硬體描述語言）HDL（硬體描述語言）是用類似程式的文字描述數位電路動作與結構的語言。代表性語言有Verilog HDL、VHDL，以及由兩者發展而來的SystemVerilog，現代LSI設計即…
- 邏輯合成邏輯合成是將以HDL撰寫的RTL描述，自動轉換為使用標準元件庫之實際閘級網表的設計步驟。在滿足面積、時序與功耗限制的前提下，一邊最佳化一邊建構電路。此階段的結果，將大幅影響後續的佈…
- 形式驗證（等價性驗證）形式驗證是不以給予輸入圖樣的方式測試電路的正確性，而是以數學方式加以證明的驗證手法。代表例的等價性驗證，會全面證明 RTL 與邏輯合成後的網表，或 ECO 前後的電路，對任何輸入都…
- 平面規劃（Floorplan）平面規劃（floorplan）是在晶片實體設計的最初階段，決定晶粒尺寸、SRAM 等巨集的擺放、I/O 位置與電源網路骨架的工程。標準元件區域的使用率一般以 60～80% 左右為目…
- 時脈樹合成（CTS）時脈樹合成（CTS）是在佈局繞線過程中，自動產生多級插入緩衝器的繞線網路，使時脈從 PLL 等時脈源幾乎同時送達晶片內所有正反器的工程。目的是抑制到達時間的差異（時脈偏移），而時脈…
- STA（靜態時序分析）STA（靜態時序分析）是不實際運作電路，而是累加所有訊號路徑的元件延遲與導線延遲，全面驗證資料能否在時脈週期內送達（setup）以及是否太早到達（hold）的手法。標準做法是在 P…
- 建立時間與保持時間建立時間與保持時間是正反器等循序電路要正確擷取輸入資料時，在時脈邊緣前後必須滿足的時序限制。建立時間是資料在時脈邊緣之前必須保持穩定的時間，保持時間則是資料在邊緣之後仍須維持的時間…
- 寄生參數萃取（PEX）寄生參數萃取（PEX）是從佈局的導線形狀，計算並取出電路圖上不會出現的導線電阻，以及導線之間、導線與基板之間電容的工程。結果以 SPEF 等格式交給 STA 或電路模擬，以估算接近…
- IR 壓降IR 壓降是電流流經晶片內電源導線時，因導線電阻使電源電壓下降的現象。離電源焊墊越遠的電晶體，實際電壓越低、速度越慢，成為時序違規的原因。分為平均電流造成的靜態 IR 壓降與同時切…
- DRC（設計規則檢查）DRC（設計規則檢查）是檢查晶片佈局是否滿足晶圓代工廠所訂之製造上幾何限制（導線最小寬度、最小間距、通孔重疊、圖樣密度等）的實體驗證流程。規則由曝光、CMP 等製程的極限決定，在先…
- LVS（佈局與電路圖比對）LVS（佈局與電路圖比對）是從佈局圖形萃取電晶體與導線的連接，並比對其是否與設計的電路圖（網表）一致的實體驗證工程。可偵測導線短路或斷路、電晶體遺漏或尺寸錯誤，與 DRC 同為投片…
- GDSII（光罩資料格式）GDSII 是以各層多邊形與元件階層式參照來描述晶片佈局的業界標準二進位資料格式。是投片時由設計者交給晶圓代工廠的交付物，經 OPC 與圖形分割（fracturing）後成為光罩的…
- PDK（製程設計套件）PDK（製程設計套件）是晶圓代工廠為了讓客戶以其製程設計電路而提供的一整套資料，包含 SPICE 模型、設計規則、DRC/LVS 規則檔、寄生參數萃取檔等。無晶圓廠企業沒有 PDK…
- MPW（多專案晶圓）MPW（多專案晶圓）是讓多個設計的晶片共用 1 套光罩，在同一片晶圓上一起製造以分攤費用的試製服務，也稱為「shuttle」。與專用光罩相比可大幅壓低試製費用，被用於 IP 驗證、…
- 可測試性設計（DFT）可測試性設計（DFT）是在半導體晶片設計階段，預先內建可提高測試效率之電路與結構的設計手法總稱，是現代SoC設計不可或缺的技術。
- DTCO（設計與製程協同最佳化）DTCO（設計與製程協同最佳化）是將半導體製程設計與晶片設計（EDA）同時、反覆進行最佳化的方法，在 2nm 以後的先進節點已不可或缺。
- 捕獲範圍（Capture Range）捕獲範圍是 PLL 等同步電路能從未同步狀態鎖入輸入訊號、建立同步的頻率範圍，一般比能持續保持同步的鎖定範圍（lock range）窄。其寬度由相位比較器與迴路濾波器決定，若使用也…
- 突波（Glitch）Glitch（突波）是指數位電路訊號中瞬間出現的非預期短脈衝。它是因各訊號路徑的延遲時間不同，使原本不應變化的輸出瞬間反轉而產生。進入時脈或非同步重置時會造成電路誤動作，無謂的反轉…
- 虛擬圖形（Dummy Fill）虛擬圖形（Dummy Fill）是不具電路功能，但為了使製造成果一致而放置在晶片空白區域的圖形。在CMP中可抑制導線密度不均造成的侵蝕（erosion）與碟化（dishing），維…
- 時脈偏移（Clock Skew）偏移（skew）是指原本應在同一時間到達的多個訊號，其到達時間的差異；特別是時脈到達各正反器的時間差稱為時脈偏移。它由導線長度或緩衝器延遲的差異所造成，會改變建立時間與保持時間的餘…
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最後更新：2026年10月8日