DRC（Design Rule Check：設計規則檢查）是檢查晶片佈局是否完全滿足晶圓代工廠所訂之製造上幾何限制（設計規則）的實體驗證流程。檢查對象包括導線最小寬度、相鄰圖形最小間距、覆蓋通孔的金屬重疊量、各層圖樣密度等，若有違規，照原樣無法製造，或即使能製造良率也會下降。與 LVS 並列為投片前的必要步驟。
設計規則由曝光、蝕刻、CMP 等製程的極限決定。例如最小間距依曝光的解析極限或蝕刻後發生短路的難易度而定，密度規則則是為了避免 CMP 造成膜厚在面內不均而訂定。規則以 DRC 規則檔（rule deck）形式包含在 PDK 中，項目數隨微縮化增加，在先進節點中達數千項以上。
DRC 由 EDA 工具以幾何運算掃描佈局的所有圖形來執行。代表性工具有 Siemens EDA Calibre、Synopsys IC Validator、Cadence Pegasus，其中 Calibre 尤其被廣泛用作晶圓代工廠的簽核標準。違規會以座標與規則名稱的清單輸出，設計者再回到佈局繞線工具修正。全晶片 DRC 的計算量龐大，因此以數百～數千核心平行處理執行。
在先進節點中，僅靠單純的尺寸規則已無法判斷能否製造。在以多重曝光分割曝光的層中，要檢查圖形著色（分配到哪一片光罩）的一致性；在 EUV 世代則要檢查圖形組合所形成的複雜條件。此外也會併用 DFM（可製造性設計）的檢查，例如偵測規則上合格但良率容易下降之圖樣的建議規則與圖樣比對，以及以微影模擬預測實際轉印形狀的 LFD（Litho-Friendly Design）檢查。