佈局繞線（P&R：Place and Route）是以邏輯合成得到的閘級網表為基礎，將標準元件排列在晶片上的具體位置（佈局），並以金屬導線連接元件之間（繞線）的實體設計核心工程。由於要處理數百萬～數十億個元件及連接它們的十多層導線，因此不靠人工，而是以 EDA 工具自動化。代表性工具有 Cadence Innovus、Synopsys Fusion Compiler（IC Compiler II）、Siemens EDA Aprisa。
佈局繞線大致依下列階段進行。（1）佈局：先以全域佈局決定大致位置，接著將元件正確排列在列（row）格點上的合法化（legalize），最後以細部佈局進行局部最佳化。（2）時脈樹合成（CTS）：建立能以均等時序將時脈訊號送達所有正反器的繞線網路。（3）繞線：以全域繞線決定路徑大綱，再以細部繞線確定實際的導線形狀與通孔。各階段之間會反覆進行時序、功耗與面積的最佳化。
佈局繞線的困難在於時序、功耗、面積（PPA）與可繞線性彼此牽制。元件排得密集，導線會變短，但會壅塞到無法繞線；為滿足時序而插入緩衝器，面積與功耗就會增加。在先進節點中，導線電阻增加使導線延遲超過閘延遲，因此哪個訊號走哪一層導線的層分配也會大幅左右效能。
先進節點的佈局繞線正朝由工具直接處理製造限制的方向發展。在以多重曝光（multi-patterning）分割曝光的層中須考量導線的著色（分色），在 EUV 世代導線端點與間距也有複雜規則。此外，對佈局繞線的結果會進行寄生參數萃取（PEX）、靜態時序分析（STA）、IR 壓降分析、DRC/LVS 等簽核工程，若在此發現問題，便回到佈局繞線進行修正（ECO）。近年來，使用強化學習等 AI 自動探索佈局繞線設定的工具也逐漸普及。