EDA（Electronic Design Automation：電子設計自動化）是將半導體晶片設計自動化、高效率化之各類軟體工具的總稱。支援從電路設計（RTL）到邏輯合成、布局繞線、驗證與光罩資料產生（GDS-II）的一連串設計流程。全球 EDA 市場由新思科技（Synopsys）、益華電腦（Cadence）、Siemens EDA（舊 Mentor Graphics）這3家占 90% 以上，先進節點（3nm・2nm）的設計成本已達數十億～數百億日圓規模。
以下整理 EDA 的主要工具類別及其用途。（1）RTL 設計・驗證：使用 SystemVerilog／UVM 的功能驗證（Cadence Xcelium・Synopsys VCS）。（2）邏輯合成：將 RTL 轉換為閘級電路（Synopsys Design Compiler・Cadence Genus）。（3）布局繞線（P&R）：將邏輯閘實體配置於晶片上（Synopsys Fusion Compiler・Cadence Innovus）。（4）實體驗證：DRC（設計規則檢查）・LVS（佈局與電路比對）（Mentor Calibre）。（5）簽核：時序分析・功耗分析（Synopsys PrimeTime・Cadence Tempus）。
EDA 在先進節點重要性提升的背景，是 DTCO（設計與製程協同最佳化）的興起。在 2nm／1.4nm，製程參數與設計限制相互依存，因此設備廠商（ASML・Applied Materials）、晶圓代工（台積電・三星）與 EDA 供應商攜手共同開發 PDK（製程設計套件）。新思科技與益華電腦也致力於運用 AI 的自動佈局產生（AI-driven EDA），目標是大幅減少設計工時。
AI 晶片設計熱潮推升了 EDA 需求。輝達、超微、高通、蘋果等無晶圓廠企業，為在先進節點進行大規模 SoC 設計，每年支付數百億日圓規模的 EDA 授權費。此外，亞馬遜、Google、微軟等雲端企業也在設計客製化 AI 晶片（Trainium・TPU・Maia）時大量使用 EDA，EDA 市場持續以年增率超過 10% 成長。
EDA 的未來在於以 AI（生成式 AI・強化學習）深化設計自動化。據報告，Synopsys DSO.ai、Cadence Cerebrus 等 AI 驅動的 P&R 工具，可將過去需要人工進行的佈局最佳化自動化，縮短設計期間達數週。新思科技收購 Ansys（2024年）推動了 EDA 與模擬的整合，目標是建構將晶片、封裝與基板一體設計的 System-Level Design 環境。