LVS（Layout Versus Schematic：佈局與電路圖比對）是從晶片佈局萃取實際形成的電路，並比對其是否與設計的電路圖（網表）一致的實體驗證工程。從佈局上圖形的重疊讀取電晶體與導線的連接關係，與原始電路比較，偵測導線短路或斷路、電晶體遺漏或尺寸差異。與 DRC 並列為投片前的必要工程。
LVS 分 2 個階段進行。（1）元件辨識與連接萃取：對佈局各層圖形進行運算，例如將「多晶矽橫跨主動區的部分」辨識為電晶體，並追蹤經由接觸窗或通孔的導線連接，建立佈局端的網表。（2）比較：將萃取出的網表與設計端網表以圖（graph）的形式比對，建立元件與線網的對應關係。哪個圖形要辨識為哪種元件的規則，記載於 PDK 的 LVS 規則檔中。
LVS 偵測到的代表性錯誤有：應該分開的 2 條導線相連的短路、應該相連的導線斷開的開路、電晶體數量或種類不一致，以及電晶體寬度、長度等參數不一致。特別是電源與接地的短路屬致命錯誤，在大規模晶片中，找出在哪裡相連的作業相當耗時。代表性工具有 Siemens EDA Calibre、Synopsys IC Validator、Cadence Pegasus。
LVS 在類比電路與數位電路中的比重不同。以自動佈局繞線製作的數位電路，由工具保證連接，因此 LVS 錯誤主要發生在手動修正或 IP 整合時。另一方面，在手繪佈局的類比電路或客製化電路中，LVS 是日常的確認手段。此外，LVS 萃取出的電路也是寄生參數萃取（PEX）的基礎，支撐佈局後電路模擬的精度。