費米能階釘扎（Fermi Level Pinning）是在半導體-絕緣膜-金屬（或多晶矽）的閘極堆疊界面，界面缺陷能階（Interface Trap：Dit）將費米能階「固定（釘扎）」在特定能量位置，使得即使改變閘極電壓，臨界電壓（Vth）也無法如預期控制的現象。在 High-k 介電質與多晶矽閘極的組合中特別顯著，這是決定採用 HKMG（High-k/Metal Gate）技術的物理原因之一。
費米能階釘扎的機制源自 High-k 絕緣膜與多晶矽界面的「鍵極化」與「金屬誘發能隙態（MIGS：Metal Induced Gap States）」。High-k 材料（HfO₂ 等）離子性強，在與多晶矽接觸的界面會形成 Hf-Si・Hf-O-Si 等缺陷鍵。這些界面缺陷能階的能量位於能隙中央附近，使費米能階被吸引到能隙中央附近。結果 NFET・PFET 的臨界電壓都趨近能隙中央附近，無法得到預期的 Vth。
費米能階釘扎的解決方案是採用金屬閘極。金屬擁有電子海（自由電子），即使界面缺陷能階試圖吸引費米能階，也能以充足的電子供給（靜電屏蔽效應）抑制釘扎。此外，金屬閘極可以用「功函數（Work Function）」這個材料固有的能量參數來精密設計臨界電壓。NFET 使用功函數約 4.0～4.2eV 的金屬，PFET 使用 4.8～5.2eV 的金屬，即可實現準確的 CMOS Vth 調整。
費米能階釘扎在 SiC・GaN 等化合物半導體 MOSFET 中也是嚴重的課題。SiC 與 SiO₂ 的界面缺陷密度（Dit）高，特別是能隙上半部的費米能階釘扎是遷移率下降的主因。SiC 功率 MOSFET 的遷移率多半只有理論值的 1/5～1/10 左右，改善界面鈍化技術（NO/N₂O 退火・插入 Al₂O₃ 界面層等）是產業界的重要課題。在次世代 GaN 功率元件中，類似的 High-k/GaN 界面釘扎問題也是研究對象。
費米能階釘扎的評估使用以 C-V（電容-電壓）量測進行的平帶電壓（Vfb）分析，以及界面缺陷密度（Dit）的量測（Hi-Lo C-V 法・Conductance 法）。在先進邏輯元件的量產線上，以結合 C-V 量測設備（Keysight・FormFactor）的電性特性評估來管理界面品質。為抑制釘扎而進行的界面層（SiON）最佳化與退火條件研究，在台積電・三星・英特爾等公司的研發部門持續進行中。