EOT（Equivalent Oxide Thickness：等效氧化層厚度）是將閘極絕緣膜的電性厚度換算成 SiO₂ 來表示的指標。計算式為 EOT = t_high-k × (ε_SiO₂ / ε_high-k)，物理膜厚相同時，相對介電常數（k 值）越高，EOT 就越小。作為在最大化 MOSFET 閘極電容（Cox = ε₀ε_SiO₂/EOT）的同時抑制漏電流的核心指標，是閘極堆疊設計中心的設計參數。
將 SiO₂（k≈3.9）減薄到 1nm 以下時，穿隧漏電流會急遽增加。若使用 HfO₂（k≈22），要達成 EOT=1nm 所需的物理膜厚，SiO₂ 為 1nm，HfO₂ 則約 5.6nm（=1nm × 22/3.9）即可實現。這份物理上的餘裕使漏電流得以被抑制好幾個數量級。不過實際的 EOT 不只是 HfO₂ 本身，還要加上在與 Si 基板界面形成的極薄 SiON 界面層（~1nm）的 EOT，因此界面層的管理是 EOT 最小化的關鍵。
先進邏輯節點的 EOT 趨勢為：45nm 世代約 1.0nm、28nm 世代約 0.8nm、10nm/7nm 約 0.6nm，3nm/2nm 世代則要求 0.5nm 以下。要將 EOT 降到 0.5nm 以下，必須兼顧界面層厚度的最小化（0.3～0.5nm 以下）與高 k 值 HfO₂ 的適當成膜，ALD（原子層沉積）的精度直接左右 EOT 值。此外，控制閘極堆疊退火後 HfO₂ 結晶化進展而使 EOT 改變的現象（EOT rollback）也很重要。
EOT 的量測與評估使用 C-V（電容-電壓）量測、橢圓偏光術、X 光反射率（XRR）、TEM（穿透式電子顯微鏡）截面觀察。特別是 C-V 量測可在晶圓層級以非破壞方式定量評估 EOT，是實用的手法。不過由於需要 MOS 電容結構，實際元件的閘極堆疊評估會同時進行 TEM-EDX 或 XPS（X 光光電子能譜）的組成・膜厚分析。
EOT 的降低是與半導體設備・材料市場直接相關的驅動力。為實現 EOT 0.5nm 以下的界面層控制技術（電漿氮化・熱氮化・UV 氮化）、高 k 值替代材料（添加 La₂O₃ 的 HfO₂ 等）的開發，正在各元件廠商・材料廠商中進行。ALD 設備（ASM International・應用材料・科林研發）與成膜前驅物（默克・Entegris）是主要的受惠供應商。