High-k 閘極介電質（High-k Gate Dielectric）是以介電常數較高（k>10）的材料，取代傳統矽氧化膜（SiO₂，相對介電常數 k≈3.9）作為閘極絕緣膜的技術。代表材料為二氧化鉿（HfO₂，k≈20～25），自2007年英特爾 45nm 節點起，與金屬閘極結合，以「HKMG（High-k Metal Gate）」之名實用化。
導入 High-k 介電質的意義在於，能在增加實體膜厚的同時，使 SiO₂ 等效氧化層厚度（EOT：Equivalent Oxide Thickness）變薄。將 SiO₂ 閘極氧化膜薄化至1nm 以下時，穿隧電流（閘極漏電）會急遽增加，導致功耗上升、可靠度下降。HfO₂ 等 High-k 材料即使實體膜較厚（2～5nm），也能實現與薄 SiO₂ 等效的電容，將漏電流抑制數個數量級。
製造方法幾乎無例外地使用 ALD（原子層沉積）。以交替供應 HfO₂ 前驅物（TDMAH、HfCl₄ 等）與氧化劑（H₂O、O₃）的循環成膜，膜厚控制精度達 Å（0.1nm）等級。為防止雜質擴散至 Si/SiO₂ 界面，通常會事先以熱氧化形成極薄的 SiON 界面層（～1nm）。
與金屬閘極（Metal Gate）的組合也很重要。為了解決多晶矽閘極會產生的費米能階釘扎問題，並獨立控制 CMOS 中 NMOS 與 PMOS 的臨界電壓，採用以 ALD 堆疊 TiN、TaN、TiAlC 等多層金屬的「閘極堆疊（gate stack）」設計。
High-k 介電質在3nm 以後的邏輯（GAA 結構）中仍持續採用，此外也擴大應用於取代3D NAND 的 ONO（Oxide-Nitride-Oxide）電荷儲存層，以及 DRAM 的電容絕緣膜（ZrO₂/Al₂O₃/ZrO₂ 結構）。主要材料供應商為 Merck（舊 EMD 材料）、Entegris、UP Chemical 等 ALD 前驅物專業廠商。