フェルミレベルピニング（Fermi Level Pinning）とは、半導体-絶縁膜-金属（またはポリシリコン）のゲートスタック界面において、界面欠陥準位（Interface Trap：Dit）がフェルミレベルを特定のエネルギー位置に「固定（ピニング）」してしまい、ゲート電圧を変化させても閾値電圧（Vth）が期待通りに制御できなくなる現象です。High-k誘電体とポリシリコンゲートの組み合わせで特に顕著に現れ、これがHKMG（High-k/Metal Gate）技術の採用を決定づけた物理的理由の一つです。
フェルミレベルピニングのメカニズムはHigh-k絶縁膜とポリシリコン界面での「ボンド分極」と「金属誘起ギャップ状態（MIGS：Metal Induced Gap States）」に起因します。High-k材料（HfO₂等）はイオン性が強いため、ポリシリコンとの接触界面でHf-Si・Hf-O-Si等の欠陥ボンドが形成されます。これらの界面欠陥準位が禁制帯中央付近にエネルギー準位を持ち、フェルミレベルがバンドギャップ中央付近に引き付けられます。その結果、NFET・PMFETとも閾値電圧がバンドギャップ中央近辺に近づき、期待されるVthが得られなくなります。
フェルミレベルピニングの解決策がメタルゲートの採用です。金属は電子の海（自由電子）を持つため、界面欠陥準位がフェルミレベルを引き付けようとしても十分な電子供給（静電シールド効果）でピニングを抑制できます。さらにメタルゲートは「仕事関数（Work Function）」という材料固有のエネルギーパラメータで閾値電圧を精密に設計できます。NFETには仕事関数約4.0〜4.2eVの金属、PFETには4.8〜5.2eVの金属を使うことで、正確なCMOS Vthチューニングが実現します。
フェルミレベルピニングはSiC・GaNなどの化合物半導体MOSFETでも深刻な課題です。SiCはSiO₂との界面欠陥密度（Dit）が高く、特にバンドギャップ上部でのフェルミレベルピニングが移動度低下の主因となっています。SiCパワーMOSFETの移動度は理論値の1/5〜1/10程度に留まることが多く、界面パッシベーション技術（NO/N₂Oアニール・Al₂O₃界面層挿入等）の改善が産業界の重要課題です。次世代GaNパワーデバイスでも同様のHigh-k/GaN界面ピニング問題が研究対象となっています。
フェルミレベルピニングの評価には、C-V（容量-電圧）測定によるフラットバンド電圧（Vfb）解析・界面欠陥密度（Dit）の測定（Hi-Lo C-V法・Conductance法）が使われます。先端ロジックデバイスの量産ラインでは、C-V測定装置（Keysight・Formfactor）と組み合わせた電気特性評価で界面品質を管理します。ピニング抑制のための界面層（SiON）最適化・アニール条件研究はTSMC・Samsung・Intel等のR&D部門で継続的に行われています。