DTCO（Design-Technology Co-Optimization：設計・技術協調最適化）は、半導体の製造プロセス設計とチップ設計（EDA）を同時・反復的に最適化するアプローチです。従来は「プロセス開発→設計ルール策定→チップ設計」という一方通行でしたが、2nm以降の先端ノードでは製造可能性・性能・電力・面積（PPAC）の制約が複雑に絡み合い、プロセスと設計の協調なしには最適解が得られなくなっています。Synopsys・Cadenceの技術プラットフォームとASML・Applied Materials等の装置企業が共同でDTCOエコシステムを構築しています。
DTCOの具体的な適用例として、セルライブラリ最適化があります。標準セル（ロジックゲートの基本単位）の高さ（セル高）を縮小（12T→9T→7.5T→6T）するにはFin・ナノシートのピッチ・コンタクト間隔・メタル配線幅を同時に最適化する必要があります。DTCO手法ではEDA仮想設計（Virtual Fabrication）とプロセスシミュレーション（Sentaurus Process・Victory Process）を組み合わせ、試作前にPPACを推定して設計ルールを確定します。
STCOとの違いも重要です。STCO（System-Technology Co-Optimization）はDTCOをシステムアーキテクチャ・チップレット分割・パッケージング技術まで拡張した概念です。チップレット設計では「どの機能をどのプロセスノードに配置するか（ロジック3nm＋I/O22nm＋メモリHBM）」の判断にSTCOが使われ、TSMCのN2+CoWoS+HBM4の組み合わせ最適化はSTCOの典型例です。
2nm以降でDTCOが必須になる理由は、BEOLスケーリングの限界にあります。MOL（Middle of Line）・BEOL配線の抵抗・容量が電力遅延積を決定的に支配するようになり、配線層数・材料（Cu vs Ru・Mo）・バリアメタル厚・層間絶縁膜（Low-k）のk値を設計側の要求と製造側の能力を照合しながら決める必要があります。DTCOツールはApplied Materials・Lam Research・ASMLがそれぞれの装置特性パラメータをEDAに入力するインターフェースを整備しています。
市場観点では、DTCOはSynopsys（Fusion Compiler・PrimeSim）・Cadence（Innovus・Spectre）の高付加価値EDAツールの需要拡大を牽引しています。先端ファウンドリ向けDTCOプラットフォームの年間ライセンス料は急上昇しており、SynopsysとCadenceの合算売上は2025〜2026年に各社100億ドル超の規模に成長すると見込まれています。DTCOの重要性の高まりはEDAツール市場のプレミアム化を促進し、ファブレス設計企業の設計コスト増加要因ともなっています。
