淺溝槽隔離（STI：Shallow Trench Isolation）是在矽基板上蝕刻出淺溝槽（trench），再以氧化矽等絕緣材料填充，使相鄰電晶體之間電氣絕緣的元件隔離技術。在0.25μm世代以後的先進CMOS製程中，已成為標準的元件隔離方法，與傳統的LOCOS（Local Oxidation of Silicon）法相比，在微縮適應性與平坦性上更為優異。
STI的製造流程依序為：①以氮化矽膜為遮罩，乾式蝕刻形成溝槽（深度200～400nm）；②溝槽內壁氧化；③以CVD法填充SiO₂；④以CMP（化學機械研磨）進行表面平坦化；⑤去除氮化膜。由於CMP步驟的研磨均勻性會大幅影響STI形狀與後續步驟的精度，研磨液與研磨條件的管理相當重要。
STI在FinFET製程中扮演特殊角色。在FinFET中，STI的回蝕量決定Fin的露出高度，直接影響電晶體性能。STI的凹陷深度必須控制在數nm等級，考驗應用材料與科林研發等廠商蝕刻・CVD設備的精度。
在GAA（Gate-All-Around）電晶體世代，採用由傳統平面STI概念發展而來的「Nano-Sheet隔離」結構。此外，STI側壁產生的應力（STI-induced stress）會影響電晶體的遷移率，因此在製程設計上會從應力工程的角度最佳化STI形狀。
STI已知的失效模式包括：溝槽轉角處氧化層變薄（corner thinning）導致漏電流增加，以及填充SiO₂中形成孔洞（void）等。由於這些會影響元件的可靠度（NBTI、HCI），材料與製程條件的最佳化持續進行中。東京威力科創（TEL）與應用材料是引領市場的主要設備供應商。