ロジックプロセス歩留まりランプアップ（Logic Process Yield Ramp）は、新世代ロジックプロセスの量産開始後に歩留まり（良品率）を目標水準まで向上させる一連の工程改善活動です。最先端ロジックプロセス（3nm・2nm）ではテープアウト（設計完了）から初期量産立ち上げ時の歩留まりは30〜50%台に留まることが多く、製品出荷に必要な80%以上への到達まで6ヶ月〜2年の改善期間を要します。ランプ速度の速さが、ファウンドリの競争力と顧客への供給安定性を左右します。
歩留まり低下の主な原因は世代ごとに異なります。3nm（FinFET最終世代）では、高アスペクト比フィンのエッチング制御・EUV露光の確率論的欠陥（Stochastic defects：光子数ゆらぎによるパターン欠落）が主要課題でした。2nm（GAA/ナノシート初採用）では、ナノシート解放工程（Inner Spacer形成・Si/SiGe選択エッチング）の均一性・ゲート絶縁膜の4面均一成膜・BSPDNを採用する場合の裏面プロセス統合が新たな歩留まり課題として浮上しています。
歩留まりランプに貢献する装置・技術として、（1）インライン欠陥検査装置（KLA Teron・29xx シリーズ）による工程ごとの欠陥密度モニタリング、（2）CD-SEM（Applied Materials VeritySEM・Hitachi High-Tech CG）によるパターン寸法の統計管理、（3）APC（先進プロセス制御）によるエッチング・成膜のリアルタイムフィードバック制御、（4）機械学習を活用した歩留まりモデル（PDF Solutions・KLA Klarity）が主要な役割を担っています。
TSMCとSamsungのランプ速度比較は業界の重要注目点です。TSMCのN3プロセスは2022年末量産開始から約12ヶ月で歩留まり80%超を達成したと報告されており、業界最速水準です。Samsung SF3の歩留まり問題（Qualcomm・NVIDIA向け製品の歩留まり不振）はSamsungファウンドリの顧客離脱（TSMCへの移管）につながり、先端プロセスのランプ速度がビジネス上の生死を決める事例となりました。Intel 18Aのランプ速度は2025〜2026年のIFS事業成否を占う指標として注視されています。
投資家・アナリストにとって歩留まりランプは最重要モニタリング指標です。ファウンドリのウェハ価格設定・利益率・顧客への供給量配分はすべて歩留まりに依存するため、各社の決算説明会では「N2の歩留まり進捗」が頻繁に質問されます。歩留まりランプの改善速度は検査・計測装置（KLA・Onto Innovation・Camtek・Lasertec）の稼働率と直結しており、新プロセス立ち上げ期の検査装置売上急増パターンは業界のサイクル予測に使われます。