閘極介電層微縮（Gate Dielectric Scaling）是藉由將 MOSFET 的閘極絕緣層變薄來提升電晶體控制能力的技術性努力。閘極絕緣層越薄，通道對閘極電壓的響應（閘極效率）越高，電晶體效能也隨之提升；但若過薄，量子穿隧造成的閘極漏電流會急遽增加。為了解決這個取捨，「EOT（等效氧化層厚度）」的概念與高介電常數（High-k）材料的採用逐漸推進。
EOT（Equivalent Oxide Thickness：等效氧化層厚度）是以 SiO₂ 換算表示閘極絕緣層電性厚度的指標（EOT = 物理膜厚 × ε_SiO₂/ε_材料）。SiO₂ 的 EOT 等於物理膜厚，而介電常數 k=22 的 HfO₂ 可用物理膜厚的 6倍以上達到相同 EOT。先進邏輯（2nm）的 EOT 已縮小到 0.5nm 以下，以 ALD（原子層沉積）進行次原子層等級的精密成膜控制不可或缺。
在 GAA 電晶體中，閘極介電層微縮的難度大幅提高。必須在奈米片（帶狀通道）的上下左右 4 個面上均勻形成閘極絕緣層＋金屬閘極，內間隔層的形成、Inner spacer 的 ALD 以及 Inner High-k 成膜的均勻性控制左右著製造良率。Applied Materials、ASM International（ASMI）、Lam Research 的 ALD 設備是這道 Inner high-k 形成工程的關鍵供應商。
替代 High-k 材料的開發也在進行。相對於現行的 HfO₂（k≈22），業界正研究 k 值更高的 La₂O₃（k≈27）、ZrO₂（k≈25）與 Al₂O₃（k≈9）的組合，其中在 HfO₂ 中添加 La、兼顧降低 EOT 與抑制漏電流的做法被看好。另一方面，在 SiC・GaN 等化合物半導體的 MOSFET 中，降低 SiO₂ 系絕緣層與通道界面的缺陷密度仍是課題。
閘極介電層微縮直接關係到 2nm／1.4nm 節點的製造設備需求。GAA 的 Inner high-k ALD 工程中，每1個電晶體的 ALD 成膜循環數大幅增加，使 Applied Materials（Olympia ALD）、ASM International、Lam Research 的原子層沉積設備需求以每單位晶圓計算倍增。High-k 閘極絕緣層的膜厚、組成與界面品質的量測使用 KLA、東京精密的橢圓偏光儀與 XPS 設備，也對檢測・量測設備市場的成長有所貢獻。