Low-k介電材料（Low-k Dielectric，低介電常數材料）是用於多層內連線層間介電層（ILD：Inter-Layer Dielectric）、具有低介電常數（k<3.9）之材料的總稱。目的是將介電常數降到低於傳統層間介電材料SiO₂（k≈3.9），以降低導線間的寄生電容，減少訊號延遲（RC延遲）與功耗。
隨著導線微縮，相鄰導線的間距縮小，導線間電容（寄生電容）增加，使RC延遲變大。採用低介電常數材料正是對應此問題的方法。k值越低，導線延遲越小，直接有助於提升邏輯晶片的運作速度並降低功耗。
Low-k材料的主要種類包括摻氟SiO₂（FSG，k≈3.5～3.7）、摻碳SiO₂（CDO、SiOC，k≈2.7～3.3）、多孔質SiO₂與多孔質SiOC（Porous Low-k，k≈2.0～2.5）。在導線間形成氣隙（Air Gap，k≈1.0，接近真空的介電常數）的Ultra Low-k技術也已用於先進節點。
多孔質Low-k材料的機械強度、熱傳導率與耐化學性都低於SiO₂，CMP製程中的損傷與銅擴散（可靠度下降）是其課題。此外，CVD成膜與UV固化（為形成多孔結構而進行的UV照射硬化）的最佳化是膜質管理的關鍵。在先進邏輯（5nm以下）中，特定導線層已採用氣隙（刻意在導線間設置空隙）結構。
Low-k材料的成膜主要使用PECVD（電漿增強CVD）與旋塗（SOD：Spin-On Dielectric）。主要材料供應商有默克（Merck，SILK、Aurora）、Honeywell（NANOGLASS）、JSR、陶氏（Dow，CYCLOTENE）等。導線延遲是先進節點主要的性能瓶頸，Low-k技術的重要性不變。
在銅鑲嵌（damascene）導線中，每一層導線都要重複以下流程：在Low-k膜上形成溝槽／通孔 → 阻障金屬（TaN/Ta）成膜 → Cu晶種層濺鍍 → 電鍍 → CMP平坦化。由於多孔質Low-k的機械強度低，每一層都必須調整製程條件，以抑制CMP壓力造成的剝離與裂痕，以及蝕刻／灰化電漿造成的k值劣化。