Low-k絶縁膜（Low-k Dielectric、低誘電率材料）は、多層配線の層間絶縁膜（ILD：Inter-Layer Dielectric）に使用される、低い誘電率（k<3.9）を持つ材料の総称です。従来の層間絶縁膜材料であるSiO₂（k≈3.9）よりも誘電率を下げることで、配線間の寄生容量を低減し、信号遅延（RC遅延）と消費電力を削減することが目的です。
配線の微細化が進むと隣接配線間の距離が狭まり、配線間容量（寄生キャパシタンス）が増加してRC遅延が大きくなります。この問題への対策が低誘電率材料の採用です。k値が下がるほど配線遅延が小さくなるため、ロジックチップの動作速度向上と省電力化に直結します。
Low-k材料の主な種類として、フッ素添加SiO₂（FSG、k≈3.5〜3.7）、炭素添加SiO₂（CDO、SiOC、k≈2.7〜3.3）、多孔質SiO₂や多孔質SiOC（Porous Low-k、k≈2.0〜2.5）があります。Air Gap（k≈1.0、真空に近い誘電率）を配線間に形成するUltra Low-k技術も先端ノードで採用されています。
多孔質Low-k材料は機械的強度・熱伝導率・化学耐性がSiO₂より低く、CMP工程でのダメージや銅の拡散（信頼性低下）が課題です。また、CVD成膜やUVキュア（多孔質化のためのUV照射硬化）の最適化が膜質管理の鍵となります。先端ロジック（5nm以下）では特定の配線層にAir Gap（配線間に意図的に空隙を設ける）構造が採用されています。
Low-k材料の成膜には主にPECVD（プラズマ強化CVD）とスピンコート（SOD：Spin-On Dielectric）が使われます。主要材料サプライヤーはMerck（SILK、Aurora）、Honeywell（NANOGLASS）、JSR、Dow（CYCLOTENE）などです。配線遅延の問題は先端ノードでの主要な性能ボトルネックであり、Low-k技術の重要性は変わりません。
銅ダマシン配線では、Low-k膜へのトレンチ／ビア形成 → バリアメタル（TaN/Ta）成膜 → Cuシード層スパッタ → 電解めっき → CMP平坦化という工程を、配線層ごとに繰り返します。多孔質Low-kは機械的強度が低いため、CMPの圧力による剥離・クラックや、エッチング／アッシングのプラズマによるk値劣化を抑える条件出しが各層で必要になります。