歩留まり（Yield）は、半導体の製造プロセスにおいて、ウェハ1枚当たりの全ダイ（チップ）数に対する良品ダイ数の割合（百分率）を表す指標です。歩留まりが高いほど同じウェハ・材料・設備から得られる良品チップ数が増え、製造コストが下がります。逆に歩留まりが低いと、製品コストが跳ね上がり、利益率に直結します。
歩留まりに影響する主な要因は、プロセス欠陥（パーティクル汚染・エッチング不均一・成膜異常などによる回路パターン欠陥）、設計起因（ESD脆弱性・タイミングマージン不足）、ランダム欠陥（個々のダイに発生する確率的な欠陥）、系統的欠陥（特定パターン・プロセス条件に依存して繰り返し現れる欠陥）などです。
歩留まりはウェハ歩留まり（Wafer Yield：ウェハ全体の良品率）とダイ歩留まり（Die Yield：1枚のウェハ上の良品ダイ率）の2段階で管理されます。ダイ歩留まりは Poisson モデルや Murphy モデルなどの統計モデルで予測され、欠陥密度（D₀：cm⁻²）・ダイ面積（A）・クリティカルエリアを考慮した計算が行われます。
歩留まり向上（Yield Enhancement）は半導体製造の最重要課題の一つです。主なアプローチは、欠陥検査（KLAやApplied Materialsの光学・e-beam検査）による欠陥源の特定・排除、プロセス制御（APC：Advanced Process Control）による工程変動の最小化、設計ルールの見直し（DFM：Design for Manufacturability）、クリーンルーム清浄度向上などです。
先端ノード（3〜5nm）では歩留まり確保が特に困難で、TSMC・Samsung・Intelは量産開始初期に歩留まりが30〜50%台から始まり、継続的な改善で80〜90%以上を目指す数年間のランプアップを経ます。歩留まり管理に使われるデータ解析・機械学習ツールの市場も成長しており、Applied Materials（SEMVision）・KLA・PDF Solutions等が提供しています。