疊對（Overlay）是指在半導體製造的多層曝光製程中，不同製程所形成的圖案層彼此之間的「疊合位置偏移（對準誤差）」。例如表示閘極層的圖案與接觸窗層的圖案是否準確重疊在設計位置的指標。疊對誤差超出規格時，會造成短路・斷路・電晶體特性異常等元件不良，是良率下降的主要原因之一。
疊對誤差的發生原因很多。① 曝光機的對準誤差：曝光機讀取晶圓上的對準標記（Alignment Mark）並進行 XYθ 修正時的精度極限。② 晶圓的變形・伸縮：前段製程（成膜・熱處理・蝕刻等）造成的晶圓應力變形・膨脹・翹曲（Wafer Distortion）。③ 光罩的尺寸誤差・熱膨脹：曝光熱造成光罩的微小膨脹（MSD：Mask-induced Shift and Distortion）。④ 曝光機的透鏡像差・場畸變：投影透鏡的像差造成不均勻的圖案位移。這些因素會複合發生，因此提高修正模型的精度很重要。
疊對的量測方法主要有「IBO（Image-Based Overlay）」與「DBO（Diffraction-Based Overlay）」2 種方式。IBO（顯微影像分析）是傳統方式，以 CCD 相機量測 Box-in-Box 或 Bar-in-Bar 標靶的偏移。DBO（繞射光相位分析）則對格狀（grating）標靶（SCOL・AIM 等）照光，從繞射光的相位差算出疊對。DBO 的精度比 IBO 高（≤0.3nm 範圍），且標靶尺寸可以更小，因此在先進製程中的採用正在擴大。
疊對控制的流程：以量測設備（KLA-Tencor・艾司摩爾（YieldStar）・Nova）對晶圓面內進行多點量測→以統計模型（掃描機模型）分解出偏移・縮放・旋轉等成分→執行自動更新掃描機校正參數（疊對校正：OVL correction）的 APC（Advanced Process Control）迴路。在 EUV 製程中，每 1 層圖案容許的疊對有時會達到 ±1nm 以下，因此必須提升量測精度與控制速度。
先進製程的疊對要求：在 3nm 世代的邏輯中，CDRU（臨界尺寸控制）與疊對被視為最困難的 2 大製程課題指標。EUV×EUV 的層間（例：通孔層→金屬層）疊對容許值典型為 ±1.5nm 以下，ArFi×EUV 這種不同曝光機之間（Inter-Scanner Overlay）的管理也很重要。疊對量測設備由科磊（KLA Corporation，Archer/SpectraShape 等）擁有全球最高市占率，艾司摩爾・Nova・日立高新技術（Hitachi High-Tech）與之競爭。