多層內連線（Multilevel Interconnect）是為了將矽上製作的數十億個電晶體電性連接，夾著絕緣膜將金屬導線層堆疊多層的結構。先進邏輯製程可達10層以上，各層以通孔（via，垂直方向的連接）相連。導線製程稱為BEOL（Back End of Line：後段導線製程）。
導線層依功能分層。從電晶體正上方微細的局部導線（local）、中間導線（intermediate），到傳送電源與時脈的粗大全域導線（global），越往上層間距越寬。填充各層之間的層間介電層（ILD），以及連接各層的通孔設計，左右著訊號延遲與功耗。
隨著微縮使導線變得又細又長，導線電阻與電容造成的延遲（RC延遲）成為限制電晶體性能的因素。為了抑制此問題，低電阻的銅（Cu）鑲嵌導線與降低電容的低介電常數（Low-k）絕緣膜組合成為BEOL的標準。
在先進節點中，已導入進一步降低電容的空氣間隙（air gap）、降低電阻的鈷與釕導線，以及將電源網路從導線層移到背面的背面供電（BSPDN）等技術。搭配銅導線（鑲嵌製程）、dual-damascene、low-k、層間介電層（ILD）各條目閱讀，便能掌握導線製程的全貌。