設計・架構用語一覽
涵蓋處理器、AI 加速器、SoC 等積體電路的架構，以及設計流程與 EDA 工具。設計決定晶片的功能與規格，並需配合製程技術與封裝方式，共同決定最終產品的性能與成本。
設計・架構的用語（34 個）
- RISC-V 架構RISC-V 架構是加州大學柏克萊分校於2010年開發並免費公開的開源指令集架構（ISA），任何人都能在不支付專利費與授權費的情況下自由設計與製造處理器。
- ARM 架構ARM 架構是英國安謀（Arm Holdings，軟銀集團旗下）設計並授權的指令集架構（ISA）與處理器IP，是全球最普及的處理器ISA。
- NPU（神經網路處理器）NPU（神經網路處理器）是專門用於深度學習推論處理的專用處理器，具備以超大規模平行方式處理矩陣運算與卷積運算的架構。
- AI 加速器AI 加速器是為了以高速、省電方式執行機器學習與深度學習的訓練（Training）及推論（Inference）處理而設計的專用半導體晶片總稱。
- TPU（張量處理器）TPU（張量處理器）是Google於2016年自行開發並發表的AI訓練與推論專用ASIC（特定應用積體電路），以比GPU更高的電力效率處理深度學習工作負載。
- RTL（暫存器傳輸層級）RTL（暫存器傳輸層級）是將數位電路的行為描述為「暫存器之間的資料傳輸，以及插入其間的組合邏輯」的抽象層級。使用Verilog HDL或VHDL，表達每個時脈週期有哪些資料移到哪個…
- 邏輯合成邏輯合成是將以HDL撰寫的RTL描述，自動轉換為使用標準元件庫之實際閘級網表的設計步驟。在滿足面積、時序與功耗限制的前提下，一邊最佳化一邊建構電路。此階段的結果，將大幅影響後續的佈…
- HDL（硬體描述語言）HDL（硬體描述語言）是用類似程式的文字描述數位電路動作與結構的語言。代表性語言有Verilog HDL、VHDL，以及由兩者發展而來的SystemVerilog，現代LSI設計即…
- 建立時間與保持時間建立時間與保持時間是正反器等循序電路要正確擷取輸入資料時，在時脈邊緣前後必須滿足的時序限制。建立時間是資料在時脈邊緣之前必須保持穩定的時間，保持時間則是資料在邊緣之後仍須維持的時間…
- 類比數位／數位類比轉換器（ADC・DAC）類比數位轉換器（ADC）與數位類比轉換器（DAC）是在連續的類比訊號與數位訊號之間相互轉換的電路。要以數位方式處理聲音、光、溫度、電波等真實世界的訊號需要 ADC，要把數位資料以聲…
- 差動放大電路差動放大電路是放大2個輸入訊號之差，並抵消、去除同時疊加在兩者上的雜訊（共模訊號）的電路。由於共模拒斥比（CMRR）高，它作為抗雜訊、高精度類比放大的基本電路方塊，被用於以運算放大…
- PDK（製程設計套件）PDK（製程設計套件）是晶圓代工廠為了讓客戶以其製程設計電路而提供的一整套資料，包含 SPICE 模型、設計規則、DRC/LVS 規則檔、寄生參數萃取檔等。無晶圓廠企業沒有 PDK…
- 平面規劃（Floorplan）平面規劃（floorplan）是在晶片實體設計的最初階段，決定晶粒尺寸、SRAM 等巨集的擺放、I/O 位置與電源網路骨架的工程。標準元件區域的使用率一般以 60～80% 左右為目…
- 佈局繞線（P&R）佈局繞線（P&R）是以邏輯合成得到的閘級網表為基礎，將標準元件排列在晶片上，並以十多層金屬導線連接的實體設計核心工程。依佈局→時脈樹合成→繞線的順序進行，以 Cadence Inn…
- 時脈樹合成（CTS）時脈樹合成（CTS）是在佈局繞線過程中，自動產生多級插入緩衝器的繞線網路，使時脈從 PLL 等時脈源幾乎同時送達晶片內所有正反器的工程。目的是抑制到達時間的差異（時脈偏移），而時脈…
- STA（靜態時序分析）STA（靜態時序分析）是不實際運作電路，而是累加所有訊號路徑的元件延遲與導線延遲，全面驗證資料能否在時脈週期內送達（setup）以及是否太早到達（hold）的手法。標準做法是在 P…
- 寄生參數萃取（PEX）寄生參數萃取（PEX）是從佈局的導線形狀，計算並取出電路圖上不會出現的導線電阻，以及導線之間、導線與基板之間電容的工程。結果以 SPEF 等格式交給 STA 或電路模擬，以估算接近…
- IR 壓降IR 壓降是電流流經晶片內電源導線時，因導線電阻使電源電壓下降的現象。離電源焊墊越遠的電晶體，實際電壓越低、速度越慢，成為時序違規的原因。分為平均電流造成的靜態 IR 壓降與同時切…
- DRC（設計規則檢查）DRC（設計規則檢查）是檢查晶片佈局是否滿足晶圓代工廠所訂之製造上幾何限制（導線最小寬度、最小間距、通孔重疊、圖樣密度等）的實體驗證流程。規則由曝光、CMP 等製程的極限決定，在先…
- LVS（佈局與電路圖比對）LVS（佈局與電路圖比對）是從佈局圖形萃取電晶體與導線的連接，並比對其是否與設計的電路圖（網表）一致的實體驗證工程。可偵測導線短路或斷路、電晶體遺漏或尺寸錯誤，與 DRC 同為投片…
- 形式驗證（等價性驗證）形式驗證是不以給予輸入圖樣的方式測試電路的正確性，而是以數學方式加以證明的驗證手法。代表例的等價性驗證，會全面證明 RTL 與邏輯合成後的網表，或 ECO 前後的電路，對任何輸入都…
- GDSII（光罩資料格式）GDSII 是以各層多邊形與元件階層式參照來描述晶片佈局的業界標準二進位資料格式。是投片時由設計者交給晶圓代工廠的交付物，經 OPC 與圖形分割（fracturing）後成為光罩的…
- 投片（Tape-out）投片（tape-out）是指晶片設計通過時序、DRC/LVS、電源網路等所有最終驗證（簽核），並將最終佈局資料交給晶圓代工廠、送進製造的動作。語源是過去以磁帶傳送資料。之後的修正就…
- MPW（多專案晶圓）MPW（多專案晶圓）是讓多個設計的晶片共用 1 套光罩，在同一片晶圓上一起製造以分攤費用的試製服務，也稱為「shuttle」。與專用光罩相比可大幅壓低試製費用，被用於 IP 驗證、…
- 捕獲範圍（Capture Range）捕獲範圍是 PLL 等同步電路能從未同步狀態鎖入輸入訊號、建立同步的頻率範圍，一般比能持續保持同步的鎖定範圍（lock range）窄。其寬度由相位比較器與迴路濾波器決定，若使用也…
- 類比電路（類比IC）類比電路是將電壓與電流作為連續量處理，對真實世界的訊號進行放大・轉換・控制的電路。包括運算放大器、比較器、AD/DA轉換器、PLL、RF電路、電源管理IC等，幾乎所有電子設備都會使…
- 多工器（MUX）多工器（MUX）是從多個輸入訊號中，依選擇訊號選出指定的1個並輸出的電路，以n條選擇訊號可從2的n次方條輸入中選擇。用於CPU的資料路徑與匯流排切換、FPGA的查找表、掃描測試、將…
- PLL（鎖相迴路）PLL（鎖相迴路）是產生與參考訊號相位一致之訊號的電路，可從數十MHz的石英參考時脈產生數GHz的時脈。由相位比較器・電荷幫浦・迴路濾波器・VCO・除頻器構成回授，用於CPU與So…
- SerDes（串列器／解串列器）SerDes（串列器／解串列器）是將晶片內的並列資料轉換為1條高速串列訊號發送，並在接收端還原為並列資料的電路。它是PCIe・乙太網路・USB等實體層的核心，以等化器與CDR補償波…
- 運算放大器（Op-amp）運算放大器（op-amp）是將2個輸入電壓的差放大10萬倍以上的類比電路基本元件。以將輸出回饋到反相輸入的負回授方式使用，增益僅由電阻比決定（反相放大為−R2/R1，非反相為1＋R…
- 比較器（Comparator）比較器（comparator）是比較2個輸入電壓的大小，並以高或低的數位訊號輸出結果的電路。在不施加回授的情況下使用，判定速度（傳播延遲）與偏移是性能關鍵，並具備遲滯以對抗雜訊。用…
- 突波（Glitch）Glitch（突波）是指數位電路訊號中瞬間出現的非預期短脈衝。它是因各訊號路徑的延遲時間不同，使原本不應變化的輸出瞬間反轉而產生。進入時脈或非同步重置時會造成電路誤動作，無謂的反轉…
- ASSP（特定應用標準產品）ASSP（特定應用標準產品）是針對特定用途精簡功能而設計，但以共通零件形式銷售給眾多客戶的積體電路。它介於僅供1家公司使用的ASIC與不限定用途的通用IC之間。客戶不需投入開發費用…
- 時脈偏移（Clock Skew）偏移（skew）是指原本應在同一時間到達的多個訊號，其到達時間的差異；特別是時脈到達各正反器的時間差稱為時脈偏移。它由導線長度或緩衝器延遲的差異所造成，會改變建立時間與保持時間的餘…
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最後更新：2026年10月8日