STA（Static Timing Analysis：靜態時序分析）是對電路的所有訊號路徑（path），不使用輸入圖樣即驗證訊號能否在目標時脈週期內送達的手法。與實際運作電路加以確認的模擬不同，STA 累加各元件與導線的延遲來計算每條路徑的到達時間，因此即使是數十億閘規模的電路，也能全面檢查所有路徑。從邏輯合成後到佈局繞線、最終簽核都會反覆使用。
STA 的基本是 2 種檢查。（1）建立時間檢查（setup check）：確認資料是否在下一個時脈邊緣之前一定時間到達（是否太晚），違規時無法提高操作頻率。（2）保持時間檢查（hold check）：確認資料是否在時脈邊緣之後立即變化（是否太早），違規時即使降低頻率也無法修正，屬於致命性不良。要求時間與到達時間之差稱為餘裕（slack），負餘裕即代表違規。
STA 的結果高度依賴對製造變異與操作條件的假設。依製程快慢（角落）、電源電壓、溫度的組合（PVT 角落）分別分析，再交乘操作模式（一般運作、測試模式等）、同時驗證數十種條件的 MCMM（多角落多模式）是標準做法。晶片內的局部變異則以 OCV、AOCV、POCV 等統計性修正加計到延遲上。
決定精度的是輸入資料。元件延遲由 PDK 所含的時序庫（Liberty 檔）計算，導線延遲則由寄生參數萃取（PEX）求得的電阻、電容計算。代表性簽核工具有 Synopsys PrimeTime 與 Cadence Tempus。此外，STA 不檢查訊號的邏輯正確性，因此功能驗證須併用模擬或形式驗證。