閂鎖效應是指CMOS結構中寄生形成的閘流體（pnpn結構）意外導通，使電源與接地之間持續流過大電流而無法停止的現象。一旦發生，在切斷電源之前電流都會持續流動，多數情況下會導致導線熔斷或晶片燒毀等不可逆的破壞。
原因在於CMOS的結構本身。將pMOS與nMOS相鄰配置時，基板、井區與源極／汲極擴散層會形成寄生pnp電晶體與寄生npn電晶體，構成彼此輸出進入對方基極的正回授迴路。這2個電晶體的電流增益乘積超過1時，只要微小的觸發就會被閂鎖在導通狀態。
觸發來源是端子遭施加過大電壓，使電流注入基板或井區。輸入輸出端子承受超過電源電壓或低於接地電位的電壓、電源開啟時的暫態電壓變動、ESD放電，以及宇宙射線或輻射造成的電荷產生（單事件閂鎖，SEL）等，都可能成為導火線。
對策從佈局與結構兩方面著手。基本手法包括密集配置井區與基板的接點（tap）以降低寄生電晶體的基極電阻、確保pMOS與nMOS之間的間距、以保護環（guard ring）吸收注入電流等。在結構方面，若使用以絕緣膜將元件完全隔離的SOI基板，寄生閘流體本身就不會形成，閂鎖效應在原理上不會發生。
評估依據JEDEC規範，在對端子注入規定電流（約±100mA）或使電源電壓過高的條件下，確認電源電流是否異常增加。它與ESD試驗並列，是保證元件在實際使用環境中對突發性破壞之耐受性的試驗項目。